专利名称：分离栅快闪存储器及其制造方法
技术领域：
本发明涉及一种分离栅极式快闪存储器及其制造方法，属于半导体技术领域。
背景技术：
随着半导体技术的发展，快闪存储器(flash memory)作为一种非挥发性存储器得 到了广泛的应用。快闪存储器在传统的MOS晶体管结构基础上增加了一个浮栅和一层隧穿 氧化层，并利用浮栅来存储电荷，从而实现了存储内容的非挥发性。图1是一款典型的分离栅快闪存储器，它包括具有源极111以及漏极(图中未表 示)的半导体基底100、依次以堆栈的方式形成在半导体基底100上的隧穿氧化层101、浮 栅102、栅间介质层103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩 膜层107，还包括形成在控制栅104两侧的控制栅侧壁层108、形成在控制栅侧壁层108表 面以及浮栅102两侧的侧壁氧化层109，源极111上形成有擦除栅氧化层113，擦除栅氧化 层113上形成有擦除栅121，漏极上形成有字线122。上述分离栅快闪存储器的作用原理是当对快闪存储器进行数据写入操作时，施 加一高正偏压于控制栅，使得热电子从源极穿过隧穿氧化层而注入浮栅，编程时间通常为 微秒级别；当对快闪存储器进行数据擦除时，施加一高负偏压于控制栅，使得前述注入到浮 栅的热电子利用福勒诺海(Rwler-Nordheim，以下简称FN)隧穿效应效应，穿过侧壁氧化 层而流入源极，擦除时间受到FN隧穿效应的影响，将远远长于编程时间，有时甚至达到毫 秒级别。擦除时间过长成为限制分离栅快闪存储器操作效率提高的瓶颈。在公开号为CN1466224的发明专利“分离栅极式快闪存储器及其制造方法”中记 载了一种浮栅底角为锐角的器件，但其主要能够提高编程效率，对提高擦除效率的贡献不 大。
发明内容
本发明所要解决的技术问题是提高分离栅快闪存储器的擦除效率，而且不影响器 件的其它性能。本发明所采用的技术方案是一种分离栅快闪存储器，包括半导体衬底；依次以 堆栈的方式形成在所述半导体衬底上的隧穿氧化层、浮栅、栅间介质层、控制栅；覆盖在栅 间介质层和控制栅的侧壁的控制栅侧壁层；覆盖在控制栅侧壁层表面以及浮栅、隧穿氧化 层侧壁的侧壁氧化层；形成在所述半导体基底内且分别位于所述隧穿氧化层两侧的源极以 及漏极；形成在源极上的擦除栅氧化层、形成在擦除栅氧化层上且与侧壁氧化层接触的擦 除栅，形成在漏极上且与侧壁氧化层接触的字线，特征是，所述浮栅与擦除栅相邻的一侧具 有凸出的顶角。优选的，所述顶角为角度为85° 89°的锐角。优选的所述顶角在水平方向上与擦除栅重合。所述重合的距离可以为10 90埃。本发明还提出一种分离栅快闪存储器的制造方法，包括如下步骤
提供半导体基底，在所述半导体基底上依次形成隧穿氧化层、浮栅多晶硅、栅间介 质层、控制栅多晶硅、第一光刻胶；以第一光刻胶为掩模，采用刻蚀工艺以图形化控制栅多晶硅、栅间介质层，出露浮 栅多晶硅，形成复数个第一凹槽以及第二凹槽，图形化的控制栅多晶硅形成控制栅，去除第 一光刻胶；在控制栅以及栅间介质层的侧壁形成控制栅侧壁层，在控制栅侧壁层表面形成牺 牲层；在第一凹槽内以及第一凹槽槽口的控制栅硬掩膜层上形成第二光刻胶，以第二光 刻胶为掩模对第二凹槽槽底的浮栅多晶硅进行第一离子注入；以第二光刻胶为掩模，去除第二凹槽侧壁的牺牲层，去除第二光刻胶；以控制栅硬掩膜层、第一凹槽侧壁的牺牲层、第二凹槽侧壁的控制栅侧壁层为掩 模，采用刻蚀工艺以图形化浮栅多晶硅、隧穿氧化层，出露半导体基底，所述图形化的浮栅 多晶硅形成浮栅；去除第一凹槽侧壁的牺牲层，此时位于第一凹槽侧壁的浮栅上形成凸出的顶角；在浮栅以及隧穿氧化层的侧壁、控制栅侧壁层的表面形成侧壁氧化层，在第一凹 槽内形成擦除栅、第二凹槽内形成字线。由于上述技术方案的采用，本发明具有以下优点(1)擦除效率高，能够从整体上 大幅提高存储器的性能；( 浮栅仅在与擦除栅相邻的一侧具有顶角，而在与字线相邻一 侧具有与传统分离栅快闪存储器相同的结构，这样能够确保字线的宽度不受影响，在布图 设计时不用刻意增加字线的线宽，除擦除效率之外其它的器件性能不受影响；(3)采用本 实施例工艺生产的存储器，具有与现有工艺融合性好、产品性能稳定的优点，而且本工艺没 有增加任何多余的掩模版，也没有增加光刻工艺，在生产成本增加不多的情况下可大大改 善器件的性能。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1为现有一分离栅快闪存储器的示意图；图2至图11为本发明分离栅快闪存储器的制造过程示意图；图12为图11中顶角的放大图。
具体实施例方式本发明首先提供一种分离栅快闪存储器的制造过程，包括如下步骤Si，提供半导体基底，在所述半导体基底上依次形成隧穿氧化层、浮栅多晶硅、栅 间介质层、控制栅多晶硅、控制栅氮化硅层、控制栅氧化硅层、控制栅硬掩膜层，在控制栅硬 掩膜层上形成图形化的第一光刻胶；S2，以第一光刻胶为掩模，采用干法刻蚀以图形化控制栅硬掩膜层、控制栅氧化硅 层、控制栅氮化硅层、控制栅多晶硅、栅间介质层，出露浮栅多晶硅，形成复数个第一凹槽以及第二凹槽，所述图形化的控制栅多晶硅形成控制栅，去除第一光刻胶；S3，在控制栅侧壁形成控制栅侧壁层，在控制栅侧壁层表面形成牺牲层；S4，在第一凹槽内以及第一凹槽槽口的控制栅硬掩膜层上形成第二光刻胶，以第 二光刻胶为掩模对第二凹槽底部的浮栅多晶硅进行第一离子注入；S5，以所述第二光刻胶为掩模，去除第二凹槽侧壁的牺牲层，去除第二光刻胶；S6，以控制栅硬掩膜层、第一凹槽侧壁的牺牲层、第二凹槽侧壁的控制栅侧壁层为 掩模，采用干法刻蚀以图形化浮栅多晶硅、隧穿氧化层，出露半导体基底，所述图形化的浮 栅多晶硅形成浮栅；S7，去除第一凹槽侧壁的牺牲层，此时位于第一凹槽侧壁的浮栅上形成凸出的顶 角；S8，在浮栅的侧壁、控制栅侧壁层表面形成侧壁氧化层，在第一凹槽内形成擦除 栅、第二凹槽内形成字线。下面结合附图2至11对上述制造步骤进行详细描述。Si，提供半导体基底，在所述半导体基底上依次形成隧穿氧化层、浮栅多晶硅、栅 间介质层、控制栅多晶硅、控制栅氮化硅层、控制栅氧化硅层、控制栅硬掩膜层，在控制栅硬 掩膜层上形成图形化的第一光刻胶；参见图2，提供半导体基底100，例如硅基片、绝缘体上硅基片(SOI)、外延硅基片、 部分处理的基片(包括集成电路及其他元件的一部分)等。采用现有工艺(例如化学气相 沉积、热氧化法)，在所述半导体基底100上依次形成隧穿氧化层101、浮栅多晶硅102、栅间 介质层103、控制栅多晶硅104，之后还可以在控制栅多晶硅104上依次形成控制栅氮化硅 层105、控制栅氧化硅层106、控制栅硬掩膜层107。其中隧穿氧化层101可以为氧化硅层， 厚度50 200埃，浮栅多晶硅102以及控制栅多晶硅104厚度可以为500 2000埃，栅间 介质层103通常为氧化层-氮化层-氧化层(简称0N0)的复合层，厚度50 500埃。控 制栅氮化硅层105、控制栅氧化硅层106主要起到隔离、保护控制栅多晶硅104的作用，控制 栅硬掩膜层107将在S2中首先被刻蚀，并且在之后的步骤中起到掩模的作用。在所述的控制栅硬掩膜层107上旋涂光刻胶，并利用显影制程形成图形化的第一 光刻胶201。S2，以第一光刻胶为掩模，采用干法刻蚀以图形化控制栅硬掩膜层、控制栅氧化硅 层、控制栅氮化硅层、控制栅多晶硅、栅间介质层，出露浮栅多晶硅，形成复数个第一凹槽以 及第二凹槽，所述图形化的控制栅多晶硅形成控制栅，去除第一光刻胶；首先以第一光刻胶201为掩模，采用干法刻蚀以形成图形化的控制栅硬掩膜层 107，接着再以第一光刻胶201以及控制栅硬掩膜层107为掩模，采用干法刻蚀以图形化控 制栅氧化硅层106、控制栅氮化硅层105、控制栅多晶硅104、栅间介质层103，出露浮栅多晶 硅102，形成复数个第一凹槽401以及第二凹槽402，其中第一凹槽401与最终形成的擦除 栅相对应，第二凹槽402与最终形成的字线相对应。上述被图形化的控制栅多晶硅104就 形成控制栅，为了体现二者的联系，控制栅多晶硅以及控制栅均用标号104表示。此时可以 采用灰化法除去第一光刻胶，该步骤结束后，形成图3所示的结构。S3，在控制栅侧壁形成控制栅侧壁层，在控制栅侧壁层表面形成牺牲层；参见图4，首先在控制栅104的侧壁形成控制栅侧壁层108，该控制栅侧壁层108可以为氧化硅-氮化硅(简称ON)的复合结构，厚度100 500埃。采用现有工艺(例如 化学气相沉积、热氧化)形成控制栅侧壁层108时，该控制栅侧壁层108也覆盖栅间介质层 103、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107。然后，在控制栅侧壁层108表面形成牺牲层300，牺牲层300具有与控制栅侧壁层 108选择刻蚀比高的特性，上述控制栅侧壁层108为ON的复合结构，则牺牲层300可以选用 氧化硅或者掺杂的氧化硅，具有与氮化硅选择刻蚀比高的特点。S4，在第一凹槽内以及第一凹槽槽口的控制栅硬掩膜层上形成第二光刻胶，以第 二光刻胶为掩模对第二凹槽内的浮栅多晶硅进行第一离子注入；参见图5，在第一凹槽401、第二凹槽402内以及控制栅硬掩膜层107上旋涂光刻 胶，利用显影技术形成图形化的第二光刻胶202，该第二光刻胶202覆盖第一凹槽401以及 第一凹槽401槽口的控制栅硬掩膜层107。以上述第二光刻胶202为掩模，对第二凹槽402槽底的浮栅多晶硅102进行第一 离子注入，例如注入的是硼离子，能量为10 30KeV，剂量为5 10E12/cm2。第一离子注 入之后可以包括退火的步骤以促使离子扩散至半导体基底100，该离子注入主要起到调整 阈值电压的作用。S5，以所述第二光刻胶为掩模，去除第二凹槽侧壁的牺牲层，去除第二光刻胶；参见图6，以所述第二光刻胶202为掩模，湿法去除暴露在外的第二凹槽402侧壁 的牺牲层300。当该牺牲层300的材料为氧化硅时，可以通过有效成分为氢氟酸的溶液进行 湿法刻蚀，该溶液中的HF的质量浓度小于等于2 %，以室温进行湿法刻蚀，刻蚀速率为20 60nm/分钟。当第二凹槽402内的牺牲层被去除完毕之后，第一凹槽401侧壁的牺牲层由于 具有第二光刻胶202的保护而保留完好。当然，如果牺牲层300的材质发生变化，刻蚀方法 也可能随之变化，本实施例并非用于限定牺牲层300的去除方法。参见图7，灰化法去除第二光刻胶202。S6，以控制栅硬掩膜层、第一凹槽侧壁的牺牲层、第二凹槽侧壁的控制栅侧壁层为 掩模，采用干法刻蚀以图形化浮栅多晶硅、隧穿氧化层，出露半导体基底，所述图形化的浮 栅多晶硅形成浮栅；参见图8，以控制栅硬掩模层107、第一凹槽侧壁401的保留的牺牲层300、第二凹 槽402侧壁出露的控制栅侧壁层108为掩模，采用干法刻蚀以图形化浮栅多晶硅102、隧穿 氧化层101，出露半导体基底100，所述图形化的浮栅多晶硅102形成浮栅，为保持连贯性， 浮栅也以标号102表示。在图8中可以看出，位于第一凹槽401侧壁的浮栅102相比位于第二凹槽402侧 壁的浮栅102相对控制栅104在水平方向上更加凸出，凸出的宽度即为牺牲层300的厚度。 并且，由于干法刻蚀不可避免的对浮栅102的侧壁也造成微刻蚀，使得浮栅102的侧壁略向 内凹陷，而浮栅102的顶部受到牺牲层300或者控制栅侧壁层108的保护而保持完好。S7，去除第一凹槽侧壁的牺牲层，此时位于第一凹槽侧壁的浮栅上形成凸出的顶 角；参见图9，仍然采用有效成分为氢氟酸的溶液湿法刻蚀去除第一凹槽401侧壁的 牺牲层300，此时位于第一凹槽401侧壁的浮栅102上形成凸出的顶角10加。上述S6干法 刻蚀形成浮栅102的过程中，浮栅102的侧壁受到微刻蚀，使得所述顶角10 的竖直边略向浮栅102内侧凹陷，而顶角10 的水平边由于得到牺牲层300的保护而向浮栅102内侧 凹陷不明显，综合的结果是顶角10 呈85° 89°范围的锐角状态，而非理论上的直角。S8，在浮栅的侧壁、控制栅侧壁层表面形成侧壁氧化层，在第一凹槽内形成擦除 栅、第二凹槽内形成字线。参见图10，采用化学气相沉积或者热氧化法在浮栅104的侧壁、控制栅侧壁层108 表面形成侧壁氧化层109，如氧化硅，该侧壁氧化层109的厚度应小于顶角10 相对控制栅 侧壁层108伸出的距离。对第一凹槽401以及第二凹槽402槽底的半导体衬底100进行第二离子注入，在 第一凹槽401的槽底形成源极111，在第二凹槽402的槽底形成漏极(图中未表示)。该第 二离子注入可以为注入砷离子，能量为20 60Kev，剂量为1 5E15/cm2。参见图11，在第二凹槽401的槽底的半导体基底100上形成擦除栅氧化层113，如 氧化硅。在第一凹槽401内以及第二凹槽402内沉积多晶硅，以在第一凹槽401内形成擦 除栅121，在第二凹槽402内形成字线122。后续还可以包括互连线的制作步骤，不再赘述。在图10中，因为侧壁氧化层109的厚度应小于顶角10 相对控制栅侧壁层108 伸出的距离，则在图11中，顶角10 与擦除栅121在水平方向上有部分重合，该重合的距 离F(参见图12的放大图)为10至90埃时，更优选的是50埃时，在提升器件擦除效率上 具有较优的成效。本实施例还提出一种分离栅快闪存储器，参见图11，包括半导体基底100 ；依次 以堆栈的方式形成在半导体基底100上的隧穿氧化层101、浮栅102、栅间介质层103、控制 栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107 ；覆盖在栅间介质层 103、控制栅104、控制栅氮化硅层105、控制栅氧化硅层106、控制栅硬掩膜层107侧壁的控 制栅侧壁层108 ；覆盖在所述控制栅侧壁层108表面以及隧穿氧化层101、浮栅102侧壁的 侧壁氧化层109 ；形成在所述半导体基底100内且分别位于隧穿氧化层101两侧的源极111 以及漏极；形成在源极111上的擦除栅氧化层113、形成在擦除栅氧化层113上且与侧壁氧 化层109接触的擦除栅121，形成在漏极上且与侧壁氧化层109接触的的字线122，其中浮 栅102与擦除栅121相邻的一侧具有凸出的顶角10加。采用以上结构的存储器，具有擦除效率高的优点，这是因为第一，顶角10 能够 降低FN隧穿效应的通道电压，使得热电子更容易从浮栅102流入擦除栅121 ；第二，顶角 10 伸入擦除栅121内，有利于尖端放电，可提升擦除过程中热电子形成的电流，进一步提 升擦除效率。上述存储器还具有另一个特点，浮栅102仅在与擦除栅121相邻的一侧具有顶角， 而在与字线122相邻一侧具有与传统分离栅快闪存储器相同的结构，这样能够确保字线的 宽度不受影响，在布图设计时不用刻意增加字线的线宽，除擦除效率之外其它的器件性能 不受影响。采用本实施例工艺生产的存储器，具有与现有工艺融合性好、产品性能稳定的优 点，而且本工艺没有增加任何多余的掩模版，也没有增加光刻工艺，在生产成本增加不多的 情况下可大大改善器件的性能。本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的
8保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种分离栅快闪存储器，包括 半导体衬底；依次形成在所述半导体衬底上的隧穿氧化层、浮栅、栅间介质层、控制栅； 覆盖在栅间介质层和控制栅的侧壁的控制栅侧壁层； 覆盖在控制栅侧壁层表面以及浮栅、隧穿氧化层侧壁的侧壁氧化层； 形成在所述半导体基底内且分别位于所述隧穿氧化层两侧的源极以及漏极； 形成在源极上的擦除栅氧化层、形成在擦除栅氧化层上且与侧壁氧化层接触的擦除 栅，形成在漏极上且与侧壁氧化层接触的字线，其特征在于所述浮栅与擦除栅相邻的一侧具有凸出的顶角。
2.根据权利要求1所述的分离栅快闪存储器，其特征在于所述顶角为角度为85° 89°的锐角。
3.根据权利要求1所述的分离栅快闪存储器，其特征在于所述顶角在水平方向上与擦除栅重合。
4.根据权利要求3所述的分离栅快闪存储器，其特征在于所述顶角在水平方向上与 擦除栅重合的距离为10 90埃。
5.根据权利要求1所述的分离栅快闪存储器，其特征在于所述的控制栅上还形成有 控制栅氮化硅层、控制栅氧化硅层、控制栅硬掩膜层。
6.一种分离栅快闪存储器的制造方法，包括如下步骤提供半导体基底，在所述半导体基底上依次形成隧穿氧化层、浮栅多晶硅、栅间介质 层、控制栅多晶硅、第一光刻胶；以第一光刻胶为掩模，采用刻蚀工艺以图形化控制栅多晶硅、栅间介质层，出露浮栅多 晶硅，形成复数个第一凹槽以及第二凹槽，图形化的控制栅多晶硅形成控制栅，去除第一光 刻胶；在控制栅以及栅间介质层的侧壁形成控制栅侧壁层，在控制栅侧壁层表面形成牺牲层；在第一凹槽内以及第一凹槽槽口的控制栅硬掩膜层上形成第二光刻胶，以第二光刻胶 为掩模对第二凹槽槽底的浮栅多晶硅进行第一离子注入；以第二光刻胶为掩模，去除第二凹槽侧壁的牺牲层，去除第二光刻胶； 以控制栅硬掩膜层、第一凹槽侧壁的牺牲层、第二凹槽侧壁的控制栅侧壁层为掩模，采 用刻蚀工艺以图形化浮栅多晶硅、隧穿氧化层，出露半导体基底，所述图形化的浮栅多晶硅 形成浮栅；去除第一凹槽侧壁的牺牲层，此时位于第一凹槽侧壁的浮栅上形成凸出的顶角； 在浮栅以及隧穿氧化层的侧壁、控制栅侧壁层的表面形成侧壁氧化层，在第一凹槽内 形成擦除栅、第二凹槽内形成字线。
7.根据权利要求6所述的制造方法，其特征在于所述牺牲层为与控制栅侧壁层选择 刻蚀比高的材料。
8.根据权利要求7所述的制造方法，其特征在于所述控制栅侧壁层为氧化硅-氮化 硅的复合结构。
9.根据权利要求8所述的制造方法，其特征在于所述牺牲层为氧化硅。
10.根据权利要求9所述的制造方法，其特征在于所述去除第一凹槽侧壁的牺牲层以 及第二凹槽侧壁的牺牲层为采用湿法刻蚀，刻蚀溶液为有效成分为氢氟酸的刻蚀溶液，该 刻蚀溶液中HF的质量浓度小于等于2%。
全文摘要
本发明涉及一种分离栅快闪存储器及其制造方法。所述分离栅快闪存储器包括半导体衬底；依次形成在半导体衬底上的隧穿氧化层、浮栅、栅间介质层、控制栅；覆盖在控制栅侧壁的控制栅侧壁层；覆盖在控制栅侧壁层表面以及浮栅侧壁的侧壁氧化层；形成在所述半导体基底内且分别位于隧穿氧化层两侧的源极以及漏极；形成在源极上的擦除栅氧化层、形成在擦除栅氧化层上的擦除栅，形成在漏极上的字线，所述浮栅与擦除栅相邻的一侧具有凸出的顶角。该存储器具有以下优点擦除效率高、能够从整体上大幅提升器件效率；字线的宽度不受影响，在布图设计时不用刻意增加字线的线宽；具有与现有工艺融合性好、产品性能稳定的优点，没有增加多余的掩模版。
文档编号H01L29/423GK102104044SQ20091020135
公开日2011年6月22日 申请日期2009年12月17日 优先权日2009年12月17日
发明者刘艳, 周儒领, 李勇, 詹奕鹏, 黄淇生 申请人:中芯国际集成电路制造(上海)有限公司