专利名称：用作静电保护结构的mos晶体管及其制造方法
技术领域：
本发明涉及一种半导体集成电路器件，特别是涉及一种作为低压或高压电路的静 电保护结构的MOS晶体管。
背景技术：
静电对于电子产品的伤害一直是不易解决的问题，目前在半导体集成电路中使用 最多的 ESD (Electrical Static Discharge，静电放电)保护结构为 GGMOS (Ground Gate MOSFET,栅极接地的MOS晶体管)。GGMOS器件具体包括低压MOS (即普通MOS晶体管)、 LDMOS(Latetal DiffusionMOSFET，横向扩散 MOS 晶体管)和 DDDMOS(Double Diffusion Drain M0SFET，双扩散漏极MOS晶体管)等。其中低压MOS主要作为低压电路的静电保护 结构，LDMOS和DDDMOS主要作为高压电路的静电保护结构。目前用作静电保护结构的主要是η型MOS晶体管，本申请文件中涉及的低压M0S、 LDMOS、DDDMOS均以η型进行说明。请参阅图1，这是一种η型的低压M0S，在ρ型衬底10上为ρ阱12。ρ阱12中有三 个隔离结构131、132、133。ρ阱12之上为栅极14，栅极14两侧为侧墙15。ρ阱12中且在 隔离结构131、132之间为ρ型重掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结 构132和侧墙15的一侧之间为η型重掺杂区162，作为源极。ρ阱12中且在隔离结构133 和侧墙15的另一侧之间为η型重掺杂区163，作为漏极。所述低压MOS用作半导体集成电 路的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过串联一电阻接地，漏 极163接静电。请参阅图2a，这是一种η型LDM0S。在ρ型衬底10上为η阱11，η阱11中有ρ 阱12。隔离结构131在η阱11和/或ρ阱12中。隔离结构132在ρ阱12中。隔离结构 133,134在η阱11中。η阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在隔 离结构133之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重 掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为 η型重掺杂区162，作为源极。η阱11中且在隔离结构133、134之间为η型重掺杂区163， 作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区161和源极 162接地，栅极14通过一电阻接地，漏极163接静电。请参阅图2b，这是另一种η型LDM0S。在ρ型衬底10上为ρ阱12，ρ阱12中有η 阱11。隔离结构131、132在P阱12中。隔离结构133在η阱11中。隔离结构134在η阱 11和/或P阱12中。ρ阱12之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在隔 离结构133之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重 掺杂区161，作为ρ阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为 η型重掺杂区162，作为源极。η阱11中且在隔离结构133、134之间为η型重掺杂区163， 作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区161和源极 162接地，栅极14通过一电阻接地，漏极163接静电。
请参阅图3a，这是一种η型DDDM0S。在ρ型衬底10上为η阱11，η阱11中有ρ 阱12。隔离结构131在η阱11和/或ρ阱12中。隔离结构132在ρ阱12中。隔离结构 133在η阱11中。ρ阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在η阱11 之上。栅极14两侧为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重掺杂区161， 作为P阱12的引出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为η型重掺杂区 162，作为源极。η阱11中且在隔离结构133和侧墙15的另一侧之间、并且不与侧墙15的 另一侧直接接触(即相距一定距离)的为η型重掺杂区163，作为漏极。所述DDDMOS用作 半导体集成电路的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过一电 阻接地，漏极163接静电。请参阅图北，这是另一种η型DDDM0S。在ρ型衬底10上为ρ阱12，ρ阱12中有 η阱11。隔离结构131、132在ρ阱12中。隔离结构133在η阱11和/或ρ阱12中。ρ 阱11之上为栅极14，栅极14的一侧在ρ阱12之上，另一侧在η阱11之上。栅极14两侧 为侧墙15。ρ阱12中且在隔离结构131、132之间为ρ型重掺杂区161，作为ρ阱12的引 出端。ρ阱12中且在隔离结构132和侧墙15的一侧之间为η型重掺杂区162，作为源极。 η阱11中且在隔离结构133和侧墙15的另一侧之间、并且不与侧墙15的另一侧直接接触 (即相距一定距离)的为η型重掺杂区163，作为漏极。所述DDDMOS用作半导体集成电路 的静电保护结构时，P型重掺杂区161和源极162接地，栅极14通过一电阻接地，漏极163 接静电。上述图1、图2a、图2b、图3a、图北中为简化起见，一些细微结构如栅极下方的栅 氧化层、沟槽侧壁和底部的衬垫氧化层、衬底之上可能存在的外延层等均未作图示和说明。请参阅图4，图加所示LDMOS用作静电保护结构的原理如下。静电电荷从漏极的 重掺杂区163进入LDMOS后，在η阱11与ρ阱12边界处由于强电场会发生碰撞电离，碰撞 后产生的空穴通过P阱12到达ρ型重掺杂区161，从而提高了 ρ阱12的电位。ρ阱12的 电位提高使得源极162的PN结正偏，从而使得LDMOS中由漏极的重掺杂区163、源极162和 沟道处的η阱11 (即栅极14正下方的η阱)构成的寄生三极管开启，泻放静电电流。所述 寄生三极管中漏极的重掺杂区163作为集电极，源极162作为发射极，ρ阱11作为基极并 通过一等效衬底电阻连接到P阱引出端161。图1所示的低压MOS、图2b所示的LDMOS、图3a和图:3b所示的DDDMOS，其用作静 电保护结构的原理均与图加所示的LDMOS类似。在实际电路中，用作静电保护结构的器件必须在内部被保护电路损坏前被触发， 否则即便其本身泄放电流能力再强也无法起到保护内部电路的作用，这就要求ESD器件的 触发电压(即其中寄生三极管的导通电压)做的尽可能低。通常的方法是拉大源级隔离结 构(即紧靠着源极的隔离结构)的长度来增加衬底的电阻，以实现在较小的衬底电流下达 到寄生三极管导通，从而降低ESD器件的触发电压。但这种方法无疑会导致面积上的巨大 增加，在整体芯片面积越做越小的趋势下是无法被接受的。
发明内容
本发明所要解决的技术问题是提供一种用作静电保护结构的MOS晶体管，其具有 较小的触发电压。为此，本发明还要提供所述MOS晶体管的制造方法。
为解决上述技术问题，本发明用作静电保护结构的MOS晶体管，在最靠近所述MOS 晶体管的源极的隔离结构上方具有一个场板，所述场板为多晶硅或金属，所述场板的大小 小于或等于所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。作为本发明的进一步改进，所述场板和栅极为相同材料。上述用作静电保护结构的MOS晶体管的制造方法，所述场板与所述栅极是对同一 层材料一起刻蚀形成的。本发明用作静电保护结构的MOS晶体管，在静电放电产生时，其新增加的场板会 耦合上正电位，并与其下方的P阱产生电势差，从而在其下方的隔离结构下形成耗尽区，这 会减小衬底电流的导通面积，增加了衬底电阻，从而使得MOS晶体管中的寄生三极管能在 更低的电压下开启，即降低了用作静电保护结构的MOS晶体管的触发电压。
图1是现有的用作静电保护结构的低压MOS的结构示意图；图2a、图2b是现有的用作静电保护结构的LDMOS的结构示意图；图3a、图北是现有的用作静电保护结构的DDDMOS的结构示意图；图4是图加所示LDMOS用作静电保护结构的原理示意图；图5是本发明用作静电保护结构的低压MOS的结构示意图；图6a、图6b是本发明用作静电保护结构的LDMOS的结构示意图；图7a、图7b是本发明用作静电保护结构的DDDMOS的结构示意图；图8是图6a所示LDMOS用作静电保护结构的原理示意图。图中附图标记说明10为ρ型衬底；11为η阱；12为ρ阱；131、132、133、1；34为隔离结构；20为多晶硅层或金属层；21为耗尽区。
具体实施例方式本发明用作静电保护结构的MOS晶体管，与传统用作静电保护结构的MOS晶体管 的区别在于在最靠近源极的隔离结构上方具有一个场板，所述场板为一层多晶硅或金属， 所述场板的大小(在水平截面上)小于或等于所述隔离结构的大小(在水平截面上)。
具体而言，本发明用作静电保护结构的MOS晶体管包括低压MOS、LDMOS、DDDMOS。请参阅图5，这是采用本发明技术方案的一种η型低压M0S。与图1所示的低压 MOS的区别之处是最靠近源极162的隔离结构132的上方增加了一个场板20，场板20的 大小小于或等于隔离结构132的大小。所述低压MOS用作半导体集成电路的静电保护结构 时，场板20与栅极14相连，并一起通过串联一电阻接地；或者场板20与栅极14各通过串 联一电阻接地。请参阅图6a，这是采用本发明技术方案的一种η型LDM0S。与图加所示LDMOS的 区别之处是最靠近源极162的隔离结构132的上方增加了一个场板20，场板20的大小小 于或等于隔离结构132的大小。所述LDMOS用作半导体集成电路的静电保护结构时，场板20与栅极14相连，并一起通过串联一电阻接地；或者场板20与栅极14各通过串联一电阻 接地。请参阅图6b，这是采用本发明技术方案的另一种η型LDM0S。与图2b所示LDMOS 的区别之处是最靠近源极162的隔离结构132的上方增加了一个场板20，场板20的大小 小于或等于隔离结构132的大小。所述LDMOS用作半导体集成电路的静电保护结构时，场 板20与栅极14相连，并一起通过串联一电阻接地；或者场板20与栅极14各通过串联一电 阻接地。请参阅图7a，这是采用本发明技术方案的一种η型DDDM0S。与图3a所示DDDMOS 的区别之处是最靠近源极162的隔离结构132的上方增加了一个场板20，场板20的大小 小于或等于隔离结构132的大小。所述DDDMOS用作半导体集成电路的静电保护结构时，场 板20与栅极14相连，并一起通过串联一电阻接地；或者场板20与栅极14各通过串联一电 阻接地。请参阅图7b，这是采用本发明技术方案的另一种η型DDDMOS。与图北所示DDDMOS 的区别之处是最靠近源极162的隔离结构132的上方增加了一个场板20，场板20的大小 小于或等于隔离结构132的大小。所述DDDMOS用作半导体集成电路的静电保护结构时，场 板20与栅极14相连，并一起通过串联一电阻接地；或者场板20与栅极14各通过串联一电 阻接地。上述图5、图6a、图6b、图7a、图7b中，为简化起见，一些细微结构如栅极下方的 栅氧化层、沟槽侧壁和底部的衬垫氧化层、衬底之上可能存在的外延层等均未作图示和说 明。隔离结构132可以是采用场氧(LOCOS)工艺形成的场氧隔离结构，也可以是采用浅槽 隔离(STI)工艺形成的浅槽隔离结构，其材料可以是氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化 硅(SiOxNy，x、y为自然数)等介质。请参阅图8，图6a所示LDMOS用作静电保护结构的原理如下。静电电荷从漏极的 重掺杂区163进入LDMOS后，在η阱11与ρ阱12边界处由于强电场会发生碰撞电离，碰撞 后产生的空穴通过P阱12到达ρ型重掺杂区161，从而提高了 ρ阱12的电位。ρ阱12的 电位提高使得源极162的PN结正偏，从而使得LDMOS中由漏极的重掺杂区163、源极162和 沟道处的η阱11 (即栅极14正下方的η阱)构成的寄生三极管开启，泻放静电电流。所述 寄生三极管中漏极的重掺杂区163作为集电极，源极162作为发射极，ρ阱11作为基极并 通过一等效衬底电阻连接到P阱引出端161。由于新增加的场板20与栅极14相连并通过串联一电阻接地，在静电放电发生时 由于存在RC效应(电阻电容耦合效应)，场板20会被耦合上一正电位，并与其下方的ρ阱 12产生电势差。这样一来在场板20下方的ρ阱12中靠近隔离结构132底部的部分会对 空穴产生排斥并形成一个耗尽区21。耗尽区21将抑制空穴电流的通过，导致ρ阱衬底电 阻(即图8中所示与寄生三极管基极相连的电阻)上升，使得寄生三极管将可以在更小的 衬底电流下达到所需的开启电压，即降低了用作静电保护结构的LDMOS的触发电压。图5所示的低压MOS、图6b所示的LDMOS、图7a和图7b所示的DDDMOS，其用作静 电保护结构的原理均与图6a所示的LDMOS类似。
图6a所示η型LDMOS的制造方法包括如下步骤 第1步，在ρ型衬底10上进行η型杂质的离子注入，从而在ρ型衬底10的表面形成η阱11。常用的η型杂质如磷、砷、锑。这一步也可以变为在ρ型衬底上外延生长一层ρ型外延层，在ρ型外延层上进行 η型杂质的离子注入，从而在ρ型外延层的表面形成η阱11。第2步，在η阱11中进行ρ型杂质的离子注入，从而在η阱11的表面形成P阱 12。常用的ρ型杂质例如硼。第3步，在η阱11和/或ρ阱12中刻蚀四个沟槽，在每个沟槽中填充介质，形成 隔离结构131、132、133、134。通常在沟槽中淀积介质之前先淀积一层氧化硅，作为衬垫氧化 层覆盖沟槽侧壁和底部。隔离结构131在η阱11和/或ρ阱12中。隔离结构132在ρ阱 12中。隔离结构133、134在η阱11中。第4步，在硅片表面淀积一层栅极材料，通常为多晶硅或高k (介电常数)金属，这 一层栅极材料同时也作为场板材料。刻蚀后形成栅极14和场板20。栅极14的一侧在ρ阱 12之上，另一侧在隔离结构133之上。场板20在隔离结构132之上，并且横截面积比隔离 结构132小。通常在淀积栅极材料之前先淀积一层氧化硅，刻蚀后同时形成栅极14和栅氧化层。第5步，在硅片表面淀积一层介质，反刻该层介质直至刻蚀到栅极14上表面和/ 或P阱11上表面，从而在栅极14的两侧形成侧墙15。第6步，在隔离结构131和132之间进行ρ型杂质的离子注入，从而在P阱12中 形成P型重掺杂区161，作为P阱12的引出端。在隔离结构132和侧墙15的一侧之间进行η型杂质的离子注入，从而在P阱12 中形成η型重掺杂区162，作为DDDMOS的源极。在隔离结构133、134之间进行η型杂质的离子注入，从而在η阱11中形成η型重 掺杂区163，作为DDDMOS的漏极。上述方法第4步同样适用于制造图5所示的低压M0S、图6b所示的LDM0S、图7a 和图7b所示的DDDMOS。在优选情况下，本发明用作静电保护结构的MOS晶体管中，场板20与栅极14为相 同材料。并且在淀积栅极材料，刻蚀栅极14的步骤中所淀积的栅极材料同时也是场板材 料，刻蚀时一起刻蚀出栅极14和场板20。这样，本发明用作静电保护结构的MOS晶体管的 制造方法与现有的用作静电保护结构的MOS晶体管制造方法具有相同的工艺步骤，没有引 入额外的工艺步骤，从而具有制造简便、与原有工艺兼容的优点。8
权利要求
1.一种用作静电保护结构的MOS晶体管，其特征是，在最靠近所述MOS晶体管的源极的 隔离结构上方具有一个场板，所述场板为一层多晶硅或金属，所述场板的大小小于或等于 所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。
2.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述MOS晶体管 为低压M0S，在ρ型衬底(10)上为ρ阱(12) ；ρ阱(12)中有三个隔离结构(131、132、133)； 隔离结构(132)之上为场板(20) ；ρ阱(12)之上为栅极(14)；栅极(14)两侧为侧墙(15) ；ρ 阱(12)有ρ型重掺杂区(161)，作为ρ阱(12)的引出端；ρ阱(12)有η型重掺杂区(162)， 作为源极；P阱(12)有η型重掺杂区(163)，作为漏极；所述低压MOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区(161)和源极(162)接地，栅极(14)和场板00)通过串联一电阻接地，漏极(16 接静电。
3.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述MOS晶体 管为LDM0S，在ρ型衬底(10)上为η阱(11) ;η阱(11)中有ρ阱(12)；在η阱(11)和/或 P阱(12)中有四个隔离结构(131、132、133、134)；隔离结构(132)之上为场板^)) ;η阱 (11)之上为栅极(14)；栅极(14)两侧为侧墙(15) ；ρ阱(12)中有ρ型重掺杂区(161)，作 为P讲(12)的引出端；ρ阱(12)中有η型重掺杂区(162)，作为源极；η阱(11)中有η型 重掺杂区(163)，作为漏极;所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区(161)和源极(162) 接地，栅极(14)和场板00)通过串联一电阻接地，漏极(16 接静电。
4.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述MOS晶体管 为LDM0S，在ρ型衬底(10)上为ρ阱(12) ；ρ阱(12)中有η阱(11) ；ρ阱(12)和/或η阱(11)中有四个隔离结构(131、132、133、134)；隔离结构(132)之上为场板^))；ρ阱(12) 之上为栅极(14)；栅极(14)两侧为侧墙15 ；ρ阱(12)中有ρ型重掺杂区(161)，作为ρ阱(12)的引出端；ρ阱(12)中有η型重掺杂区(162)，作为源极；η阱(11)中有η型重掺杂区(163)，作为漏极;所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区(161)和源极(162) 接地，栅极(14)和场板00)通过串联一电阻接地，漏极(16 接静电。
5.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述MOS晶体管 为DDDM0S，在ρ型衬底(10)上为η阱(11) ;η阱(11)中有ρ阱(12)；在η阱(11)和/或 P阱(12)中有四个隔离结构(131、132、133、134)；隔离结构(132)之上为场板^)) ;η阱 (11)之上为栅极(14)；栅极(14)两侧为侧墙(15) ；ρ阱(12)中有ρ型重掺杂区(161)，作 为P阱(12)的引出端；ρ阱(12)中有η型重掺杂区(162)，作为源极；η阱(11)中有η型 重掺杂区(163)，作为漏极;所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区(161)和源极(162) 接地，栅极(14)和场板00)通过串联一电阻接地，漏极(16 接静电。
6.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述MOS晶体 管为DDDM0S，在ρ型衬底(10)上为ρ阱(12) ；ρ阱(12)中有η阱(11) ；ρ阱(12)和/或 η阱(11)中有四个隔离结构(131、132、133、134)；隔离结构(132)之上为场板^)) ；ρ阱(12)之上为栅极(14)；栅极(14)两侧为侧墙15 ；ρ阱(12)中有ρ型重掺杂区(161)，作为 P讲(12)的引出端；ρ阱(12)中有η型重掺杂区(162)，作为源极；η阱(11)中有η型重掺 杂区(163)，作为漏极;所述LDMOS用作半导体集成电路的静电保护结构时，ρ型重掺杂区(161)和源极(162) 接地，栅极(14)和场板00)通过串联一电阻接地，漏极(16 接静电。
7.根据权利要求1所述的用作静电保护结构的MOS晶体管，其特征是，所述场板和栅极 为相同材料。
8.如权利要求7所述用作静电保护结构的MOS晶体管的制造方法，其特征是，所述场板 与所述栅极是对同一层材料一起刻蚀形成的。
全文摘要
本发明公开了一种用作静电保护结构的MOS晶体管，在最靠近所述MOS晶体管的源极的隔离结构上方具有一个场板，所述场板为一层多晶硅或金属，所述场板的大小小于或等于所述隔离结构的大小；所述场板与栅极相连，并一起通过串联一电阻接地；或者所述场板通过串联一电阻接地，所述栅极通过串联另一电阻接地。本发明还公开了所述MOS晶体管的制造方法，所述场板与所述栅极是对同一层材料一起刻蚀形成的。本发明可以降低了用作静电保护结构的MOS晶体管的触发电压。
文档编号H01L21/336GK102054865SQ200910201758
公开日2011年5月11日 申请日期2009年11月5日 优先权日2009年11月5日
发明者王邦麟, 苏庆 申请人:上海华虹Nec电子有限公司