专利名称：制造半导体器件的方法
技术领域：
本发明涉及制造半导体器件的方法。尤其地，本发明涉及包括用于集成电路的蚀
刻工艺的制造半导体器件的方法，在所述集成电路中通过线电气连接形成在半导体衬底上的多个半导体元件。
背景技术：
在制造包括异质结双极晶体管(HBT)、热电子晶体管(HET)、场效应晶体管(FET)
等等的半导体器件中，通常在诸如晶体管和电阻器的半导体器件没有彼此电气连接的状态
下执行蚀刻工艺。此方法被用于防止电路中的不必要的电气连接并且能够单独地观察元件
的特性。因此，在器件被相互隔离(隔离)之后执行蚀刻工艺。然后，在完成蚀刻工艺之后，
通过导体(线图案)连接这些电路元件，从而获得具有所想要的功能的集成电路。 然而，关于这点，众所周知的是，当在器件被相互隔离的状态下执行蚀刻工艺时，
蚀刻均匀性被劣化。其原因在于在蚀刻工艺中生成的电子停留在每个被隔离的区域中并且
通过静态(stationary)电子单独地影响被隔离的元件。结果，元件具有不同的蚀刻速率，
并且元件的特性发生变化。当要被蚀刻的区域具有各种尺寸时此种现象尤其是值得注意的。 在设置在集成电路中的所有的电路元件被彼此隔离的状态下执行蚀刻的方法中，元件的特性有可能如上所述地进行变化。同时，例如，如用于FET的凹陷蚀刻和用于暴露HBT的基极的蚀刻的情况中一样，在制造诸如HBT、HET、以及FET的半导体器件的情况下，常常需要将半导体层蚀刻到精确地控制的深度。因此，在要求精确蚀刻的半导体器件中，传统地通过具有导电性的半导体(扩散线)(在下文中被称为导电路径)电气地连接部分元件来执行蚀刻工艺，而没有完全地隔离元件。 例如，此传统的方法对其中部分元件被连接至相同的电势，例如，接地的电路来说是有效的。例如，在其中多个晶体管的所有的源极被接地的放大器的情况下，在通过导电路径连接晶体管的源极的状态下获得的放大器的最终形式对集成电路的功能没有影响。这是因为，在电路中晶体管的所有的源极具有相同的电势。另一方面，在其中多个晶体管的所有的源极不具有相同的电势的电路的情况下，从所有的晶体管通向接地的导电路径的形成可能引起问题。 将会参考图4和图5描述该问题。图4是示出通过使用制造半导体器件的传统方法形成的半导体器件的示例的示意图。图5是图4中所示的半导体器件的电路图。图4示出包括具有其源极不具有相同的电势的晶体管的电路并且使用传统的方法制造的半导体器件的最终形式。在此情况下，描述了包括具有其源极被接地的放大晶体管FET2和用于将偏置提供给放大晶体管FET2的偏置电路的集成电路的半导体器件，作为具有其源极不具有相同的电势的晶体管的电路的示例。 具体地，在偏置电路中，通过线31连接用于将偏置提供给偏置晶体管FET1的电阻器Rl和R2。偏置晶体管FET1的栅极被连接在电阻器Rl和R2之间。偏置晶体管FET1具
3有通过线39被连接至电阻器R3的漏极，和通过线32被连接至电阻器R4用于偏置电路的反馈控制的源极。偏置晶体管FET1的源极通过线32、线36、电阻器R5、以及线37被连接至放大晶体管FET2的栅极。电阻器Rl通过线38被连接至接地面40，并且电阻器R4通过线33被连接至接地面40。注意的是，放大晶体管FET2的源极通过线34被连接至线35，并且经由在线35中形成的通孔41被接地。 将会描述通过使用传统的方法制造包括其中偏置晶体管FET1的源极和放大晶体管FET2的源极如上所述不具有相同的电势的电路的半导体器件的情况。在蚀刻工艺之前，形成从所有的晶体管通向接地的导电路径。具体地，如图4中所示，形成从偏置晶体管FET1通向接地面40的导电路径21、从放大晶体管FET2通向接地面40的导电路径22。结果，经由导电路径21将偏置晶体管FET1接地，并且经由导电路径22将放大晶体管FET2接地。然后，在经由导电路径将所有的晶体管的源极接地的状态下执行蚀刻。在蚀刻工艺之后，在后续工艺中形成线31至39，从而完成半导体器件。 在图4中示出这样制造的半导体器件的最终形式。具体地，通向接地面40的导电路径21仍被连接至偏置晶体管FET1的源极。因此，如图5中所示，偏置晶体管FET1的源极不仅被连接至最初设计的电阻器R4，而且被连接至由导电路径21生成的另一电阻器R21。这改变最初设置的电路常数，从而不能够获得所想要的操作。 换言之，传统的方法能够实现均匀蚀刻，但是具有下述问题，即由于被形成以实现均匀蚀刻的导电路径可能对电路具有影响，因此它仅能够应用于特定电路。如上所述，例如，传统的方法的应用被限于其中部分元件被连接至相同的电势的电路的生产。
在日本未经审查的专利申请公开No. 10-163223中公布了用于解决上述问题的技术。图6A、图6B、图7A以及图7B是均示出根据在日本未经审查的专利申请公开No. 10-163223中公布的现有技术的制造半导体器件的方法的图。图6A是示意性地示出在蚀刻工艺之后获得的半导体器件的子单元(subcell)的截面透视图。图6B是示出在蚀刻工艺之后获得的半导体器件的横截面图。图7A是示意性地示出在中断导电路径之后获得的半导体器件的子单元的截面透视图。图7B是示出在中断导电路径之后获得的半导体器件的横截面图。 在日本未经审查的专利申请公开No. 10-163223中公布的现有技术中，为首先对通过将预定的半导体层沉积在半绝缘半导体衬底上形成的层压体执行离子注入。因此，层压体的预定区域被变成绝缘体51，如图6A中"+ "所表示的。结果，电气连接图6A的左和右端的导电路径52被保留在层压体上。因此，存在于导电路径52的两端的子单元(未示出)被相互电气连接。即，在图6B中所示的层压体中，在右侧上形成的子单元和在左侧上形成的子单元被相互电气连接。 在导电路径52的形成之后，在层压体上执行包括用于形成器件和接触焊盘的形成的精确蚀刻的工艺。在这样的情况下，经由导电路径52电气接触子单元，从而保持蚀刻均匀性。 在后续工艺中形成线之前执行蚀刻工艺，并且如图7A中所示移除相邻的子单元(未示出)之间的不需要的导电路径53。具体地，如图7B中所示，执行蚀刻工艺以便于到达半绝缘半导体衬底，并且中断相邻的子单元之间的导电路径52，从而实现形成的器件之间的完全隔离。
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如上所述，在日本未经审查的专利申请公开No. 10-163223中公布的现有技术中， 在蚀刻工艺期间经由导电路径52连接所有的元件，并且在后续工艺中的线的形成之前通 过蚀刻工艺移除没有打算被连接的元件之间的导电路径53，从而实现元件之间的隔离。
发明内容
本发明已经发现下述问题，在日本未经审查的专利申请公开No. 10-163223中公 布的现有技术中，为了实现没有打算被连接的元件之间的隔离，必须额外地执行用于中断 不需要的导电路径53的蚀刻工艺，这导致增加制造工艺的数目。因此，增加用于形成集成 电路的蚀刻掩模的数目。此外，例如，额外的蚀刻工艺引起价格和工艺数目的增加的问题。
本发明的第一示例性方面是制造半导体器件的方法，该半导体器件包括具有被形 成在半导体衬底和通过线电气连接的多个半导体元件的集成电路，该方法包括形成要以 与线要被连接到的方式类似的方式连接至半导体元件的导电路径；在经由导电路径电气连 接半导体元件的状态下蚀刻半导体元件；以及形成要以与导电路径被连接到的方式类似的 方式连接至半导体元件的线。 通过此方法，为实现均匀蚀刻而形成的导电路径能够通过线来进行最终短路。此 外，在形成线之后不存在不需要的导电路径，从而防止制造工艺的数目的增加。
根据本发明的示例性实施例，能够提供制造半导体器件的方法，其能够形成对电 路没有影响的导电路径，而没有增加工艺和掩模的数目，并且能够进行精确地蚀刻。
结合附图，根据某些示例性实施例的以下描述，本发明的以上和其它示方面、优点 和特征将更加明显，其中 图1是示出根据本发明的示例性实施例的制造半导体器件的方法的示意图；
图2是示出根据本发明的示例性实施例的制造半导体器件的方法的示意图；
图3是示出通过使用根据本发明的示例性实施例的制造方法形成的半导体器件 的电路图； 图4是示出通过使用制造半导体器件的传统方法形成的半导体器件的示例的示 意图； 图5是图4中所示的半导体器件的电路图； 图6A和图6B是均示出根据现有技术的制造半导体器件的方法的图；以及
图7A和图7B是均示出根据现有技术的制造半导体器件的方法的图。
具体实施例方式
在下面将会描述本发明的优选示例性实施例。本发明的示例性实施例的以下描述 仅是示例性的，并且本发明不限于下面描述的示例性实施例。为了使说明清楚，在下面的描 述和附图中根据需要进行了省略和简化。另外，为了说明的清楚，适当地省略了其冗余的描 述。注意，在附图中用相同的附图标记表示相同的组件，并且适当地省略了其描述。
将会参考图1至图3描述根据本发明的示例性实施例的制造半导体器件的方法。 图1和图2是均示出根据本示例性实施例的制造半导体器件的方法的示意图。图3是通过使用根据本示例性实施例的制造方法形成的半导体器件的电路图。图l是示出蚀刻工艺的 示意图，并且图2是示出线形成工艺的示意图。本示例性实施例应用于制造包括集成电路 的半导体器件的方法，在所述集成电路中经由线电气连接形成在半导体衬底上的多个半导 体元件。在下文中，描述其中本示例性实施例应用于制造包括集成电路的半导体器件的情 况的示例，该集成电路具有其端子没有被直接连接到接地面的晶体管。
在这样的情况下，描述了包括具有其源极被接地的放大晶体管FET2和用于将偏 置提供给放大晶体管FET2的偏置电路的集成电路的半导体器件，作为具有其端子没有被 直接地连接到接地面的晶体管的集成电路的示例。具体地，如图3中所示，偏置电路具有 其中偏置晶体管FET1的栅极被连接在电阻器Rl和R2之间用于将偏置提供给偏置晶体管 FET1的构造。偏置晶体管FET1具有被连接至电阻器R3的漏极和被连接至电阻器R4用于 偏置电路的反馈控制的源极。此外，偏置晶体管FET1的源极通过电阻器R5被连接至放大 晶体管FET2的栅极。注意，电阻器Rl和R4中的每一个被接地，并且放大晶体管FET2的源 极经由通孔被接地。 根据本示例性实施例，描述了制造包括具有其源极通过电阻器R4被接地的偏置 晶体管FET1的集成电路的半导体器件的情况。 在执行要求高精度的蚀刻工艺之前，具有导电性的半导体(扩散线)被电气连接 至相互独立地布置在半导体衬底上的部分半导体元件，从而形成导电路径。在这样的情况 下，根据本示例性实施例，导电路径以与要被制造的半导体器件的电路图中相类似的方式 连接至半导体器件。即，导电路径以与在稍后描述的工艺中形成的线被连接至半导体元件 相类似的方式连接至半导体元件。从非绝缘区域形成要被连接至晶体管的导电路径。
在图1中所示的半导体器件的情况下，根据图3的电路图，导电路径11、12、13、16、 17、 18、 19以及22被形成为连接至偏置晶体管FET1、放大晶体管FET2、以及电阻器Rl至R4。
具体地，导电路径11被形成为使得电阻器R1的一端被连接至电阻器R2的一端并 且电阻器R1和R2之间的结点被连接至其中形成偏置晶体管FET1的栅极的非绝缘区域。导 电路径19被形成为使得其中形成偏置晶体管FET1的漏极的非绝缘区域被连接至电阻器R3 的一端。导电路径12被形成为使得其中形成偏置晶体管FET1的源极的非绝缘区域被连接 至电阻器R4的一端。导电路径16被形成为连接导电路径12要被连接至的电阻器R4的一 端和电阻器R5的一端。 导电路径17被形成为使得电阻器R5的另一端被连接至其中形成放大晶体管FET2 的栅极的非绝缘区域。导电路径22被形成为连接其中形成放大晶体管FET2的源极的非绝 缘区域和导电路径接地面20。导电路径13被形成为使得电阻器R4的另一端被连接至导电 路径接地面20。导电路径18被形成为使得电阻器R2的另一端被连接至导电路径接地面 20。 因此，经由导电路径电气连接所有半导体元件。在此状态下，执行蚀刻工艺。这时 经由导电路径电气连接所有的元件，这允许电子自由地移动。结果，能够高精度地蚀刻每个 半导体元件。 尤其在本示例性实施例中，经由导电路径和电阻器将偏置晶体管FET1连接至导 电路径接地面20，不同于使用图4解释的传统方法。此外，经由导电路径和电阻器连接偏置 晶体管FET1和放大晶体管FET2。结果，能够自由地移动在蚀刻工艺中生成的电子。因此，
6实现均匀的蚀刻，并且能够获得具有均匀特性的晶体管。 在执行蚀刻工艺之后，在后续工艺中形成线以将半导体元件相互连接。在这样的 情况下，根据本示例性实施例，线被以与要被制造的半导体器件的电路图中相类似的方式 连接至半导体元件。即，线以与在上述工艺中形成的导电路径被连接至半导体元件相类似 的方式连接至半导体元件。因此，线被与导电路径并行地连接。这是因为，在导电路径的形 成的阶段，导电路径被预先形成为以与要被制造的半导体器件的电路图中相类似的方式连 接至半导体器件。因此，当在形成线的后续阶段线被形成为以与要被制造的半导体器件的 电路图中相类似的方式连接至半导体元件时，线与导电路径并行地布置。结果，通过线短路 导电路径。 在图2中所示的半导体器件的情况下，根据图3的电路图，线31至39被形成为连 接至偏置晶体管FET1、放大晶体管FET2、以及电阻器Rl至R4。 具体地，线31被形成为使得电阻器R1的一端被连接至电阻器R2的一端并且电阻 器Rl和R2的结点被连接至偏置晶体管FET1的栅极。这允许通过线31短路导电路径11。 线39被形成为使得偏置晶体管FET1的漏极被连接至电阻器R3的一端。这允许通过线39 短路导电路径19。线32被形成为使得偏置晶体管FET1的源极被连接至电阻器R4的一端。 这允许通过线32短路导电路径12。线36被形成为连接线32被连接至的电阻器R4的一端 和电阻器R5的另一端。这允许通过线36短路导电路径16。 此外，线37被形成为使得电阻器R5的另一端被连接至放大电阻器FET2的栅极。 这允许通过线37短路导电路径17。线33被形成为使得电阻器R4的另一端被连接至接地 面40。这允许通过线33短路导电路径13。线38被形成为使得电阻器R2的另一端被连接 至接地面40。这允许通过线38短路导电路径18。 注意，线35被形成为通过线34连接至放大晶体管FET2的源极，并且经由在线35 中形成的通孔41被接地。在这样的情况下，经由通孔41将放大晶体管FET2的源极接地。 因此，即使没有形成从放大晶体管FET2的源极延伸到接地面40的线，被连接至导电路径接 地面20的导电路径22对电路没有影响。因此，在这样的情况下，不需要形成与被连接至导 电路径接地面20的导电路径22并行连接的线，即，被连接至接地面40的线。
如图3中所示，这样制造的半导体器件的电路图与最初设计的电路的图相同。不 同于使用图4解释的传统方法，在本示例性实施例中通过线最终短路被形成以实现均匀蚀 刻的导电路径，导致对电路的最终形式没有影响。此外，不同于在日本未经审查的专利申请 公开No. 10-163223中公布的现有技术，在本示例性实施例中不存在线形成工艺之后变得 不需要的导电路径。因此，不需要提供用于移除导电路径的额外工艺。结果，在制造各种 FET电路、HBT电路、HET电路等等中，能够在不增加工艺和掩模的数目的情况下布置对电路 没有影响的导电路径，并且能够实现精确的蚀刻。 如上所述，在本示例性实施例中，导电路径被形成为以与要被制造的半导体器件 的电路图中相类似的方式连接至半导体元件，并且在经由导电路径电气连接半导体元件的 状态下执行蚀刻工艺。在蚀刻工艺之后，线被形成为以与要被制造的半导体器件的电路图 中相类似的方式连接至半导体元件。通过此方法，通过线最终短路被形成以实现均匀蚀刻 的导电路径。因此，导电路径对电路的最终形式没有影响。此外，不存在在线形成工艺之后 变得不需要的导电路径。因此，不需要提供用于移除导电路径的额外工艺。结果，能够在不
7增加工艺和掩模的数目的情况下布置对电路没有影响的导电路径，并且能够实现精确的蚀 刻。换言之，不管最后的电路构造能够实现均匀蚀刻，并且本示例性实施例能够在不增加制 造工艺的数目的情况下应用于各种FET电路、HBT电路、以及HET电路。
尤其在本示例性实施例，即使在制造包括具有其端子没有直接被连接至接地面的 晶体管的集成电路的半导体器件的情况下，能够形成对最终电路构造没有影响的导电路 径，并且能够实现精确的蚀刻。因此，不同于使用图4解释的并且能够仅应用于特定电路的 传统方法，本示例性实施例能够应用于任何电路构造。因此，本示例性实施例还能够适合应 用于制造包括其端子没有直接被连接至接地面的晶体管的集成电路的半导体器件的情况。
尽管在上述示例性实施例中经由导电路径电气连接要被蚀刻的所有半导体元件， 不需要电气连接所有半导体元件。例如，在半导体元件当中，当蚀刻均匀性被劣化时，晶体 管的特性非常容易受到蚀刻均匀性的劣化的影响，而蚀刻均匀性可能对电阻器的特性没有 影响。在这样的情况下，至少可以对晶体管执行精确的蚀刻。即，可以在至少要求精确蚀刻 的元件相互电气连接并且被电气连接在一起的部分元件被接地的状态下执行蚀刻。
具体地，在图1中所示的半导体器件中，至少可以形成下面的导电路径用于将偏 置晶体管FET1的非绝缘区域连接至电阻器R4的一端的导电路径12 ;用于连接导电路径12 被连接至的电阻器R4的一端和电阻器R5的一端的导电路径16 ;用于将电阻器R5的另一 端连接至放大晶体管FET2的非绝缘区域的导电路径17 ;以及用于将放大晶体管FET2的非 绝缘区域连接至导电路径接地面20的导电路径22。 或者，至少形成下面的导电路径用于将偏置晶体管FET1的非绝缘区域连接至电 阻器R4的一端的导电路径12 ;用于连接导电路径12被连接至的电阻器R4的一端和电阻 器R5的一端的导电路径16 ;用于将电阻器R5的另一端连接至放大晶体管FET2的非绝缘 区域的导电路径17 ;以及将电阻器R4的另一端连接至导电路径接地面20的导电路径13。
以该方式，可以在经由导电路径和电阻器电气连接偏置晶体管FET1和放大晶体 管FET2并且将其电气连接至导电路径接地面20的状态下执行蚀刻。结果，至少能够高精 度蚀刻偏置晶体管FET1和放大晶体管FET2。而且在这样的情况下，通过在后续工艺中形成 的线最终短路被形成以实现均匀蚀刻的导电路径，并且因此，导电路径对电路的最终形式 没有影响。因此，能够在不增加工艺和掩模的数目的情况下布置对电路没有影响的导电路 径，并且能够实现精确蚀刻。 上述示例性实施例仅是示例性的，并且本发明不限于上述示例性实施例。此外，本 领域的技术人员理解，在不脱离本发明的范围的情况下能够容易地对上述示例性实施例的 元件进行修改、增加、以及改变。 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本 发明可以在所附的权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上 述的示例。 此外，权利要求的范围不受到上述的示例性实施例的限制。 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
权利要求
一种制造半导体器件的方法，所述半导体器件包括具有被形成在半导体衬底上并且通过线电气连接的多个半导体元件的集成电路，所述方法包括以与线要被连接到所述半导体元件相类似的方式，形成连接至所述半导体元件的导电路径；在经由所述导电路径电气连接所述半导体元件的状态下蚀刻所述半导体元件；以及以与所述导电路径被连接到所述半导体元件相类似的方式，形成连接至所述半导体元件的所述线。
2. 根据权利要求1所述的制造半导体器件的方法，其中所述线的形成允许通过所述线 短路所述导电路径。
3. 根据权利要求1所述的制造半导体器件的方法，其中所述导电路径被形成为使得在 所述多个半导体元件当中，至少要求精确蚀刻的半导体元件被相互电气连接。
4. 根据权利要求1所述的制造半导体器件的方法，其中所述导电路径被形成为使得经 由所述导电路径电气连接的所述半导体元件被电气连接至接地面。
5. 根据权利要求1所述的制造半导体器件的方法，其中所述集成电路包括晶体管和电 阻器作为所述半导体元件。
6. 根据权利要求5所述的制造半导体器件的方法，其中所述集成电路包括具有没有被 直接连接至接地面的端子的晶体管。
全文摘要
本发明提供了一种制造半导体器件的方法。该半导体器件包括具有被形成在半导体衬底上并且通过线电气连接的多个半导体元件的集成电路，该方法包括形成导电路径以与线被连接到半导体元件相类似的方式连接至半导体元件；在经由导电路径电气连接半导体元件的状态下蚀刻半导体元件；以及形成线以与导电路径被连接至半导体元件相类似的方式连接至半导体元件。
文档编号H01L21/768GK101740503SQ20091020631
公开日2010年6月16日 申请日期2009年10月13日 优先权日2008年11月11日
发明者齐藤茂 申请人:恩益禧电子股份有限公司