专利名称：半导体器件及其制造方法
技术领域：
本发明涉及通过引起沟道区的应力改变，来提高载流子的迁移率。
背景技术：
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密 度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转 的恒定材料特性和物理效应。因此，已经对晶体管的设计进行了很多新的创新，以便把这些 元件的性能保持到合适的水平。场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来 与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动 的电流或电荷量。总所周知根据载流子的类型和应力方向，场效应晶体管(FET)的沟道区中的机械 应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，降低 空穴迁移率，可以有利地提高N型FET晶体管(N-FET)的性能；而压应力可以提高空穴迁移 率，降低电子迁移率，可以有利地提高P型FET器件(P-FET)的性能。现有技术中已经提出 了大量的结构和材料用于在半导体材料中包含拉力或者压力，例如在现有具有应力硅沟道 的MOSFET晶体管中，通常产生应力的方式是在晶体管的沟道区域、源极和漏极区域涂覆有 应力感应层。虽然这种方式在一定程度上增加了半导体器件的应力，但是随着目前半导体器件 尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域 两侧的源极和/或漏极区域应力材料，其相应增加的应力非常有限，从而不能够很好地改 善MOSFET晶体管，尤其是N-FET晶体管的性能，这样，其对应构成的COMS电路的性能也相 应地较差。
发明内容
鉴于上述问题，本发明提供一种具有改善N-FET晶体管的载流子迁移率的半导体 器件及其制造方法，进而增大N-FET晶体管沟道区的应力。根据本发明的一个方面，本发明实施例的半导体器件的制造方法包括以下步骤 在衬底上形成N型场效应晶体管，所述N-FET晶体管包括具有栅极介质层、金属栅层和伪 栅极层的栅堆叠、以及源极区和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆叠 的区域包括相对于所述衬底上表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所 述漏极区和所述栅堆叠形成接触刻蚀停止层；在所述接触刻蚀停止层中分别形成位于所述 源极区和所述漏极区上方的第一对接触孔，所述第一对接触孔邻近所述栅堆叠设置；在所 述第一对接触孔中形成具有拉应力性质的材料，以对所述栅堆叠对应的沟道区域施加拉应
5力；以及移除所述伪栅极层，以提高沟道区域的拉应力。根据本发明进一步的实施例，所述具有拉应力性质的材料优选为钨。根据本发明进一步的实施例，所述凹进侧壁具有一或多个相对于所述衬底上表面 倾斜的侧面。根据本发明进一步的实施例，形成具有所述凹进侧壁的所述源极区和所述漏 极区包括在所述衬底和所述栅堆叠的上表面沉积介质层；对所述介质层及所述衬底进行 蚀刻，以得到所述栅堆叠的侧墙以及在所述侧墙的两侧相对于所述衬底的上表面凹进的侧 壁；以及对所述凹进的侧壁分别执行源极和漏极离子注入并进行退火。进一步地，可以在在移除所述伪栅极层的步骤之后，在所述金属栅层上形成应力 层或者非应力层。在形成非应力层的情况下，可以在所述金属栅层上沉积金属连接层，例如 Al。在形成应力层的情况下，可以在所述金属栅极层上沉积具有压应力性质的应力层，例如 氮化硅层或TiAl层，以进一步提高沟道区域的拉应力。可以覆盖所述接触刻蚀停止层、所述第一对接触孔表面和所述栅堆叠的表面进一 步形成保护层和层间介质层，并在所述保护层和层间介质层中形成与所述第一对接触孔连 通的第二对接触孔，在所述第二对接触孔中沉积具有拉应力性质的接触材料，例如钨。根据本发明的一个方面，本发明实施例的半导体器件包括形成在衬底上的N型 场效应晶体管，所述N-FET晶体管包括具有栅极介质层和金属栅层的栅堆叠、以及源极区 和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆叠的区域包括相对于所述衬底上 表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所述漏极区和所述栅堆叠形成的 接触刻蚀停止层；在所述接触刻蚀停止层中分别形成的位于所述源极区和所述漏极区上方 的第一对接触孔，所述第一对接触孔邻近所述栅堆叠设置；形成在所述第一对接触孔中的 具有拉应力性质的材料，以对所述栅堆叠对应的沟道区域施加拉应力。在形成所述N-FET晶体管时，所述栅堆叠还包括形成在所述金属栅层上方的伪栅 极层，并且所述伪栅极层在形成所述拉应力性质的材料后被移除，以提高沟道区域的拉应 力。本发明首先形成具有凹进侧壁的源、漏极区，并且直接分别在N-FET晶体管的源 极区、漏极区上方的接触孔中形成具有拉应力性质的材料，从而在保证N-FET晶体管具有 减少的短沟道效应、减少的结电流泄漏的情况下，对N-FET晶体管的沟道区施加较大的拉 应力。并且结合后续去除N-FET晶体管器件栅堆叠中的伪栅极层的步骤，使栅堆叠对沟道 区的反作用力进一步减小，从而可以在较小半导体器件尺寸及沟道尺寸的情况下进一步增 加沟道区域的拉应力，提高载流子的迁移率，显著改善器件的性能。特别地，可以在栅堆叠中除去伪栅极层的区域内进一步沉积具有压应力性质的应 力层，以进一步提高沟道区的拉应力。此外，通过设置与第一对接触孔连通并且其中沉积有拉应力性质接触材料的第二 对接触孔，可以进一步地增加N-FET晶体管沟道区的应力，从而显著改善该器件的载流子 迁移率及相应提高其性能。
图1-10示出了本发明实施例的具有N型场效应晶体管器件的半导体器件制造的 不同阶段的示意性截面图。
具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简 化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且 目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重 复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此 外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到 其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形 成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在 附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描 述以避免不必要地限制本发明。下面参考图1到图10，将对本发明实施例的半导体器件的制造方法给出详细描 述。首先参考图1，图1示出了根据本发明实施例的半导体器件的N型场效应晶体管 (N-FET)晶体管的制造工艺示意图。在该工艺中利用公知的处理技术形成N-FET晶体管，首先在衬底200上形成N-FET 晶体管。如图1所示，首先在衬底200上形成栅极介质层208、金属栅层210以及伪栅极层 212的栅堆叠，然后在包括上述层的栅堆叠的上表面沉积介质层215，以及在栅堆叠两侧的 衬底200上沉积介质层217，这里介质层215、217例如是氮化物层。半导体衬底200可以包括任何的几种半导体材料，包括但不限于硅、锗、硅-锗、 硅-锗合金、碳化硅、碳化硅锗合金等。典型地，半导体衬底200可以是但不限于约几百微米 厚，例如从5-70微米的厚度范围，也可使用绝缘体上硅(SOI)晶圆。并且，用来形成N-FET 晶体管的许多过程和材料对于本领域技术人员是公知的。特别地如图1所示，可以在半导体衬底200中形成隔离区，例如浅沟槽隔离(STI) 结构214，以便电隔离连续的场效应晶体管器件。在沟道区204上方形成栅堆叠206，例如，首先在衬底200上形成栅介质层208，可 以通过沉积高k材料来形成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、Hf7rO，栅介质层208 的厚度大约为2-lOnm。而后在栅介质层208上形成金属栅层210，例如通过沉积例如TaC， TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 来形成，厚度大约为 2-lOnm。 在金属栅层210上形成伪栅极层212，例如通过沉积Poly-Si、Poly-SiGe来形成伪栅极层 212。接着，在栅极介质层208、金属栅层210和伪栅极层212形成的栅堆叠206的整个 结构表面沉积介质层215，例如氮化物。参考图2，图2显示对图1沉积的介质层215进行 图案化，例如通过反应离子蚀刻(RIE)，从而形成栅堆叠206的侧墙216。侧墙216可以为 但不限于氮化物材料，可以通过本领域公知的形成侧墙的方法来形成。另外，通过对位于栅堆叠两侧的介质层217及其下方的衬底200进行晶体蚀刻工 艺，例如RIE蚀刻，从而形成源极区和漏极区相对于衬底200上表面凹进的凹进侧壁202’和203’，其中凹进侧壁202’和203’具有一个或多个关于衬底200上表面倾斜的侧面，如图2 所示，其还包括与衬底200上表面平行的底面。然后，对凹进侧壁202’和203’对应区域分别执行N-FET晶体管对应类型的源极 和漏极离子注入并进行退火，从而得到具有凹进侧壁的源极区202和漏极区203。其中源极区202和漏极区203邻近并位于栅堆叠206两侧，沟道区204位于栅堆 叠206的相应下方。在图示实施例中，通过在源极区202、漏极区203以及栅堆叠206的上表面同时执 行沉积工艺，从而形成堆叠栅206侧墙216的介质层215与形成凹进侧壁202’和203’的 介质层217在同一工艺步骤中形成，以简化制造工艺。并且，在同一个蚀刻工艺中对沉积在 栅堆叠206及其两侧衬底上的介质层进行蚀刻，从而同时得到堆叠栅206的侧墙216以及 源、漏极区对应的凹进侧壁202’和203’。通过形成具有关于衬底200上表面倾斜的凹进侧壁202’和203’的源、漏区202、 203，可以避免底切源极区202和漏极区204的伸展区，减少短沟道效应，减少结电流泄漏， 从而改善器件的性能。具体地，晶体蚀刻工艺可以是本领域公知任意合适的干蚀刻和/或湿蚀刻方法， 在一个实施例中，蚀刻源、漏区对应的凹进侧壁202’和203’的工艺可以通过一个或多个湿 蚀刻工艺执行，该工艺使用例如基于氨水的蚀刻溶液、基于四甲基氢氧化铵(TMAH)的蚀刻 溶液、基于氢氧化物的蚀刻溶液、基于亚乙烯基二膦酸(EDP)的蚀刻溶液等等。在一个实施例中，在图1所示的衬底200以及伪栅极层212的表面沉积同时或先 后形成例如氮化层的介质层215和217之前，可以首先在它们的表面沉积一层薄的金属层 (图中未显示)，例如M或Co。然后，在再沉积氮化层，并且对该器件进行退火，这样对应衬 底200区域，沉积的金属层与位于其下方的硅衬底200发生化学反应，从而在金属层与该接 触的器件表面形成金属硅化物，例如NiSi或CoSi2 ；对应伪栅极层212区域，沉积的金属层 与位于其下方的多晶硅伪栅极层212发生化学反应，从而在金属层与该接触的器件表面形 成金属硅化物。这样，在对图1所示衬底200对应氮化层217进行蚀刻，以形成图2所示的凹进侧 壁202’和203’，以及对图1所示栅堆叠206上方对应的氮化层215进行蚀刻，以移除没有 反应的金属层时，则能够对应得到如图3所示位于源极区和漏极区中、以及位于伪栅极层 上方的金属硅化物层218。对应凹进侧壁202’和203’的金属硅化物层218可以减小半导体衬底200与后续 工艺中形成在接触孔的金属材料之间的接触电阻。对应位于伪栅极层212顶部的金属硅化物层218，例如NiSi层，可以起到减少电阻 的作用。而后，如图4所示，覆盖上述步骤形成的包括金属硅化物层218的源极区、漏极区 和栅堆叠的整个表面，形成接触刻蚀停止层220。接触刻蚀停止层220可以利用本领域公知 的沉积工艺形成，例如可以是但不限于氮化物层，例如氮化硅层，并且其沉积厚度可以是大 约 10-1OOnm。然后，如图5所示，可以在接触刻蚀停止层220的整个表面上方进一步沉积保护 层，例如Si02层221以用于后续的化学机械抛光(CMP)工艺中防止该工艺处理对栅堆叠的损害，下文中将详细给出说明。在一个实施例中，沉积的Si02层221的厚度可以在 100-300nm的范围内。接着如图6所示，在接触刻蚀停止层220和Si02层221中分别形成位于具有凹进 侧壁的源极区和漏极区上方的第一对接触孔222，接触孔222邻近栅堆叠设置。接触孔222 可以利用例如本领域公知的形成接触孔的方法，例如反应离子刻蚀来形成。在一个实施例 中，接触孔222可以设置在距离栅堆叠大约10nm-50nm的范围内。此后，如图7所示，在第一对接触孔222中分别形成具有拉应力性质的材料，从而 对所述N-FET器件的沟道区204施加拉应力。填充到第一对接触孔222中的具有拉应力性 质的材料可以是但不限于钨。可以使用本领域公知的对接触孔进行沉积的方法形成应力接触连接，例如钨接 触。例如，可选地，可以在接触孔222中首先沉积TiN层(图中未示出)，而后通过化学气相 沉积(CVD)在TiN层上沉积钨材料。最后对包括第一对接触孔222在内的整个接触刻蚀停 止层220和Si02层221执行化学机械抛光(CMP)，其中CMP工艺停止在对应源、漏区的两 侧的接触刻蚀停止层220上，这样Si02层221通过CMP被完全除去，从而形成一对钨的应 力接触222’，并暴露伪栅极层212。通过设置例如Si02层221的保护层，可以防止在执行 CMP工艺过程中，尤其在抛光栅堆叠216上方的接触刻蚀停止层220时，过量抛光而造成对 栅堆叠的损坏。沉积TiN层的作用是用作扩散阻挡层，从而阻止后续沉积在接触孔222中的钨扩 散到硅中去。如图8所示，将暴露的伪栅极层212移除，以提高N-FET晶体管沟道区204的拉应 力。由于伪栅极层212的材料为多晶硅或者多晶硅锗材料，因此，其可以通过例如，去氢刻 蚀混合气来进行。由于伪栅极层212被移除，导致栅堆叠中的反作用力进一步减小，从而进 一步调高了沟道区204的拉应力。另外如图9所示，可选择地，可以在金属栅极层210上对应伪栅极层212移除的区 域内沉积应力层或者是非应力层224。在沉积应力层的情况下，应力层可以是具有与所属填 充接触孔的材料具有相反应力的材料，以进一步提高沟道区的拉应力。例如可以沉积具有 压应力性质的应力材料，包括，但不限于TiAl或压应力的氮化硅等。在沉积非应力层的情 况下，可以在金属栅极层210上沉积金属连接层，该金属连接层的材料包括但不限于Al。特别地，可选择地，如图10所示，可以覆盖接触刻蚀停止层220、应力接触220’的 表面和栅堆叠206的表面形成保护层2 和层间介质层228。并且在保护层2 和层间介 质层228中形成与第一对接触孔222连通的第二对接触孔，然后在第二对接触孔中沉积具 有拉应力性质的接触材料，从而形成孔状应力接触230。在第二对接触孔中沉积的接触材 料，可以包括但不限于钨。保护层2 和层间介质层2 均可以利用本领域公知的工艺来形成，包括但不限 于，等离子体沉积、化学气相沉积等。例如保护层2 可以包括氮化物层，包括但不限于氮 化硅，并且其沉积厚度例如可以是大约10-30nm之间。层间介质层2 可以包括氧化物层， 还包括但不限于低k材料，其沉积厚度可以是大约10-200nm。保护层2 沉积在形成的 N-FET晶体管上方，可以封住器件进行保护，以防止湿气等外部环境对该器件的影响。层间 介质层2 可以对形成的N-FET晶体管的电学性能进行改善。
并且，通过先形成第一对接触孔222，再形成第二对接触孔，并分别填充相应的应 力材料，这样就可以通过两个独立的工艺形成接触孔和金属接触，从而有利地避免了金属 填充的难度。本发明首先通过形成具有关于衬底上表面倾斜的凹进侧壁的源、漏区，来减少短 沟道效应，减少结电流泄漏，改善器件的性能。并且通过直接分别在N-FET晶体管的具有凹 进侧壁的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，当沟道区被置于拉 应力下时，能够改进N-FET晶体管的性能。从而对N-FET晶体管的沟道区施加较大的拉应 力。而后去除N-FET晶体管的栅堆叠中的伪栅极层，以使栅堆叠对沟道区的反作用力进一 步减小，从而提高沟道区域的拉应力，提高载流子的迁移率，改善器件的性能。相应地，利用 该方法所制造N-FET晶体管对应构成的COMS电路的性能也可以显著提高。这样，本发明避免采用单独的应力层来改善N-FET晶体管沟道区的拉应力，可以 在较小半导体器件尺寸及沟道尺寸的情况下，显著改善器件的尺寸和性能。此外，本发明通过在器件上进一步形成保护层和层间介质层，并在保护层和层间 介质层中形成与第一对接触孔连通的第二对接触孔，在所述第二对接触孔中沉积具有拉应 力的接触材料。这样就可以进一步地增大N-FET晶体管相应沟道区域的应力。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制 造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制 造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体器件的制造方法，包括以下步骤在衬底上形成N型场效应晶体管，所述N-FET晶体管包括具有栅极介质层、金属栅层和 伪栅极层的栅堆叠、以及源极区和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆 叠的区域包括相对于所述衬底上表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所述漏极区和所述栅堆叠形成接触刻蚀停止层；在所述接触刻蚀停止层中分别形成位于所述源极区和所述漏极区上方的第一对接触 孔，所述第一对接触孔邻近所述栅堆叠设置；在所述第一对接触孔中形成具有拉应力性质的材料，以对所述栅堆叠对应的沟道区域 施加拉应力；以及移除所述伪栅极层，以提高沟道区域的拉应力。
2.根据权利要求1所述的制造方法，其中所述具有拉应力性质的材料为钨。
3.根据权利要求2所述的制造方法，其中在所述第一对接触孔中形成具有拉应力性质 的材料的步骤还包括在所述第一对接触孔中分别形成TiN层； 在所述TiN层上沉积所述钨材料；以及对所述接触刻蚀停止层执行化学机械抛光以形成钨接触并暴露所述伪栅极层。
4.根据权利要求1所述的制造方法，其中所述凹进侧壁具有一或多个相对于所述衬底 上表面倾斜的侧面。
5.根据权利要求1或4所述的制造方法，其中形成具有所述凹进侧壁的所述源极区和 所述漏极区包括在所述衬底和所述栅堆叠的上表面沉积介质层；对所述介质层及所述衬底进行蚀刻，以得到所述栅堆叠的侧墙以及在所述侧墙的两侧 相对于所述衬底的上表面凹进的侧壁；以及对所述凹进的侧壁分别执行源极和漏极离子注入并进行退火。
6.根据权利要求1所述的制造方法，还包括在移除所述伪栅极层的步骤之后，在所述金属栅层上形成金属连接层。
7.根据权利要求6所述的制造方法，其中所述金属连接层的材料包括Al。
8.根据权利要求1所述的制造方法，还包括在移除所述伪栅极层的步骤之后，在所述金属栅层上形成具有压应力性质的应力层。
9.根据权利要求8所述的制造方法，其中所述应力层为TiAl层或氮化硅层。
10.根据权利要求1所述的制造方法，还包括在形成接触刻蚀停止层的步骤之前，在所述源极区、所述漏极区表面以及所述伪栅极 层的表面形成金属硅化物层的步骤。
11.根据权利要求10所述的制造方法，其中所述金属硅化物层包括NiSi或CoSi2。
12.根据权利要求1所述的制造方法，所述第一对接触孔形成在距离所述栅堆叠两侧 大约10-50nm处。
13.根据权利要求1所述的制造方法，还包括在形成具有拉应力性质的材料的步骤之后，对所述接触刻蚀停止层进行化学机械抛光，以暴露所述伪栅极层。
14.根据权利要求1、3或13所述的制造方法，其中所述接触刻蚀停止层包括氮化物层。
15.根据权利要求1所述的制造方法，还包括在移除所述伪栅极的步骤之后，覆盖所述接触刻蚀停止层、所述第一对接触孔表面和 所述栅堆叠的表面形成保护层和层间介质层；在所述保护层和层间介质层中形成与所述第一对接触孔连通的第二对接触孔；以及 在所述第二对接触孔中沉积具有拉应力性质的接触材料。
16.根据权利要求15所述的制造方法，其中所述保护层包括氮化物层。
17.根据权利要求15所述的制造方法，其中所述层间介质层包括氧化物层或低k材料。
18.根据权利要求15所述的制造方法，其中所述具有拉应力性质的接触材料为钨。
19.一种半导体器件，包括形成在衬底上的N型场效应晶体管，所述N-FET晶体管包括具有栅极介质层和金属栅 层的栅堆叠、以及源极区和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆叠的区 域包括相对于所述衬底上表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所述漏极区和所述栅堆叠形成的接触刻蚀停止层；在所述接触刻蚀停止层中分别形成的位于所述源极区和所述漏极区上方的第一对接 触孔，所述第一对接触孔邻近所述栅堆叠设置；以及形成在所述第一对接触孔中的具有拉应力性质的材料，以对所述栅堆叠对应的沟道区 域施加拉应力。
20.根据权利要求19所述的半导体器件，其中在形成所述N-FET晶体管时所述栅堆叠 还包括形成在所述金属栅层上方的伪栅极层，并且所述伪栅极层在形成所述拉应力性质的 材料后被移除，以提高沟道区域的拉应力。
21.根据权利要求19或20所述的半导体器件，其中所述具有拉应力性质的材料为钨。
22.根据权利要求20所述的半导体器件，还包括分别形成在所述第一对接触孔与所述拉应力性质的材料之间的TiN层；其中， 通过对所述接触刻蚀停止层执行化学机械抛光形成钨接触并暴露所述伪栅极层。
23.根据权利要求19或20所述的半导体器件，其中所述凹进侧壁具有一或多个相对于 所述衬底上表面倾斜的侧面。
24.根据权利要求20所述的半导体器件，还包括在移除所述伪栅极层之后，形成在所述金属栅层上的金属连接层。
25.根据权利要求M所述的半导体器件，其中所述金属连接层的材料包括Al。
26.根据权利要求20所述的半导体器件，还包括在移除所述伪栅极层之后，形成在所述金属栅层上的具有压应力性质的应力层。
27.根据权利要求沈所述的制造方法，其中所述应力层为TiAl层或氮化硅层。
28.根据权利要求20所述的半导体器件，还包括在形成接触刻蚀停止层之前，形成在所述源极区、所述漏极区表面以及所述伪栅极层 表面的金属硅化物层。
29.根据权利要求观所述的半导体器件，其中所述金属硅化物层包括NiSi或CoSi2。
30.根据权利要求19或20所述的半导体器件，所述第一对接触孔形成在距离所述栅堆 叠两侧大约10_50nm处。
31.根据权利要求19、20、22或观所述的半导体器件，其中所述接触刻蚀停止层包括氮 化物层。
32.根据权利要求19或20所述的半导体器件，还包括覆盖所述接触刻蚀停止层、所述第一对接触孔表面和所述栅堆叠的表面形成的保护层 和层间介质层；形成在所述保护层和层间介质层中的与所述第一对接触孔连通的第二对接触孔；以及 沉积在所述第二对接触孔中的具有拉应力性质的接触材料。
33.根据权利要求32所述的半导体器件，其中所述保护层包括氮化物层。
34.根据权利要求32所述的半导体器件，其中所述层间介质层包括氧化物层或低k材料。
35.根据权利要求32所述的半导体器件，其中所述具有拉应力性质的接触材料为钨。
全文摘要
本发明提供了一种半导体器件及其制造方法，通过具有相对于衬底上表面凹进的侧壁的源极区、漏极区的N-FET晶体管，并且直接在该源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，从而在保证N-FET晶体管沟道改善性能的同时对沟道区施加拉应力。而后去除N-FET晶体管的栅堆叠中的伪栅极层，以使栅堆叠对沟道区的反作用力进一步减小，从而提高沟道区域的拉应力，提高载流子的迁移率，改善器件的性能。本发明能够显著改善具有较小沟道区尺寸的半导体器件的性能。
文档编号H01L29/49GK102110612SQ20091024413
公开日2011年6月29日 申请日期2009年12月29日 优先权日2009年12月29日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司