专利名称：半导体器件及其制造方法
技术领域：
本发明的实施例涉及一种半导体器件及半导体器件的制造方法。
背景技术：
金属氧化物半导体场效应晶体管(M0SFET)与双极晶体管相比可具有较高的输入阻抗，使得电源增益可被最大化和/或栅极驱动电路可相对简化。MOSFET可以是单极器件，和/或在关闭时可基本没有由于少数载流子(minority carriers)的积聚和/或再结合而引起的延时。因此，MOSFET可日益广泛地应用于各种场合，如切换模式供电、灯镇流器和/或电机驱动电路。 对于功率MOSFET而言，可使用平面扩散技术的双扩散MOSFET (DMOSFET)结构可被广泛应用，其可以横向扩散金属氧化物半导体(LDMOS)晶体管为代表。因此，对可最大化器件耐受电压(withstanding-voltage)和/或最小化导通电阻的半导体器件及半导体器件的制造方法提出需求。
发明内容
为克服现有技术缺陷，本发明的实施例涉及一种半导体器件及半导体器件的制造
方法。根据实施例，例如通过最大化横向扩散金属氧化物半导体(L匿OS)器件的击穿电压，
半导体器件及半导体器件的制造方法可最大化器件的耐受电压。在实施例中，例如通过縮
短电流流动距离，半导体器件及半导体器件的制造方法可最小化导通电阻。 本发明的实施例涉及一种半导体器件。根据实施例，半导体器件可包括半导体衬
底，在所述半导体衬底上和/或上方可形成第二导电类型阱。在实施例中，半导体器件可包
括LDMOS器件，所述LDMOS器件可包括设置在衬底上和/或上方的漏极。在实施例中，LDMOS
器件可包括位于漏极一侧的场氧化物，位于衬底上和/或上方并位于场氧化物下方的第
一导电类型杂质层，和/或介于第一导电类型杂质层与场氧化物之间的第二导电类型杂质层。 本发明的实施例涉及一种半导体器件。根据实施例，半导体器件可包括衬底，在所述衬底上和/或上方可形成第二类型阱。在实施例中，半导体器件可包括位于衬底上和/或上方的栅电极。在实施例中，半导体器件可包括位于栅电极一侧的第一导电类型体块，和/或位于第一导电类型体块上和/或上方的源极区。在实施例中，半导体器件可包括位于栅电极的相对侧的漏极区。在实施例中，半导体器件可包括介于源极区和漏极区之间的场氧化物。在实施例中，半导体器件可包括位于第二导电类型阱上和/或上方并位于场氧化物下方的第一导电类型顶部区。在实施例中，半导体器件可包括位于第二导电类型阱上和/或上方并介于场氧化物与第一导电类型顶部区之间的第二导电类型顶部区。
本发明的实施例涉及一种制造半导体器件的方法。根据实施例，半导体器件可包括位于栅电极上和/或上方的场氧化物。在实施例中，制造半导体器件的方法可包括在第一导电类型衬底上和/或上方形成第二导电类型阱。在实施例中，制造半导体器件的方法
3可包括通过在第二导电类型阱上和/或上方并在可形成场氧化物的区域下方注入第一导电类型杂质和/或第二导电类型杂质，形成第一导电类型顶部区和/或第二导电类型顶部区。在实施例中，制造半导体器件的方法可包括在第二导电类型阱上和/或上方形成第一导电类型体块和/或场氧化物。 在本发明中，例如通过最大化LDM0S器件的击穿电压，可最大化LDM0S器件的耐受电压。例如通过形成额外的电流流经路径(其可縮短电流流动距离)，可最小化漂移区的电阻
示例性图1是示出根据实施例的半导体器件的视图。 示例性图2是示出根据实施例的横向扩散金属氧化物半导体(LDM0S)特性的视图。 示例性图3至图6是示出根据实施例的制造L匿0S的方法的视图。
示例性图7是示出根据实施例的半导体器件的视图。
示例性图8是示出根据实施例的半导体器件的视图。
示例性图9是示出根据实施例的半导体器件的视图。
具体实施例方式
本发明的实施例涉及一种半导体器件。参见示例性图1，该视图示出了根据实施例的半导体器件，其可包括示出横向扩散金属氧化物半导体(L匿0S)器件的配置的剖视图。参见示例性图2，该剖视图示出了根据实施例的LDM0S器件的特性。 参见图1和图2， L匿OS器件可包括位于第一导电类型P型半导体衬底上和/或上方的第二导电类型高浓度N-型掩埋层，和/或位于掩埋层上和/或上方的P-型外延层。根据实施例，例如通过最小化从P-型体块140延伸的耗尽区的宽度，电压可被施加至N+型漏极区150，和/或N-型掩埋层可实质上提高穿通电压(punch through voltage)。在实施例中，可从作为衬底的单晶体晶圆上和/或上方提取气态的半导体晶体，和/或晶体可沿P-型衬底的晶体轴生长。在实施例中，P-型外延层可最小化P-型衬底的电阻率。
根据实施例，可在半导体衬底100上和/或上方形成N-型深阱110。在实施例中，根据施加至栅电极120的偏置电压，可在邻近P-型体块140的表面处(例如，在P-型体块140、 N-型深阱110和/或N+型源极区142的接触面之间)形成沟道区。在实施例中，栅电极可包括形成在半导体衬底100上和/或上方某一位置处的栅极氧化物。在实施例中，可在场氧化物130上和/或上方形成栅电极120的一部分。在实施例中，在栅电极120的相对的侧壁处可形成间隔件。 根据实施例，可在半导体衬底100上和/或上方的栅电极120的一侧形成P-型体块140。在实施例中，可在P-型体块140上和/或上方形成N+型源极区142和/或P+型接触区141。在实施例中，P-型体块140可包含相对较高的浓度，其可最大化LDM0S的穿通(punch through)现象。在实施例中，在半导体衬底100上和/或上方的栅电极120的相对侧可形成场氧化物130和/或N+型漏极区150。 根据实施例，在场氧化物130下方可形成多个杂质区，其从安全操作区(S0A)的观点出发可最大化耐受电压和/或最小化导通电阻。在实施例中，可在场氧化物130下方形成N-型顶部区171、 172和/或173，其例如通过由形成于P-型体块上和/或上方的沟道提供电流的另一路径而可最小化器件的导通电阻。在实施例中，P-型顶部区161、162和/或163可最大化位于N-型顶部区171、172和/或173下方的器件的压阻(pressure-resistance)。在实施例中，P-型顶部区161U62和/或163可最大化场氧化物130下方的耐受电压，这样就不必增加场氧化物130的尺寸来解决耐受电压的问题。 根据实施例，L匿OS器件的电流流经路径可包括根据P-型顶部区161U62和/或163形成的第一路径。在实施例中，L匿0S器件的电流流经路径可包括流过N-型顶部区的第二路径。在实施例中，可在P-型顶部区下方形成第一路径。 根据实施例，N-型顶部区171、172和/或173可以是在场氧化物130与P-型顶部区161U62和/或163之间注入第二导电类型杂质的杂质层。在实施例中，例如，除了形成在P-型顶部区161、162和/或163下方的第一路径之外，N-型顶部区171、 172和/或173可提供用于流过沟道的电流的第二路径，所述沟道形成在P-型体块上和/或上方。在实施例中，场氧化物130与P-型顶部区161U62和/或163之间的杂质层可被注入与漏极区的导电类型大体相同的第二导电类型N-型杂质。 根据实施例，P-型顶部区161、162和/或163彼此可具有大体相同的尺寸。在实施例中，例如，如图7至图9所示，N-型顶部区171、 172和/或173彼此可具有大体相同的尺寸。在实施例中，P-型和N-型顶部区彼此可具有不同的尺寸。参见图7，其示出根据实施例的LDM0S器件。在实施例中，P-型顶部区261 、262和/或263、和/或N-型顶部区271、272和/或273可随着距P型体块的距离逐渐增大而减小尺寸。 参见图8，其示出根据实施例的L匿0S器件。在实施例中，P-型顶部区361、362和/或363、和/或N-型顶部区371、372和/或373可随着距P-型体块的距离逐渐增大而增大尺寸。参见图9，其示出根据实施例的LDM0S器件。在实施例中，P-型顶部区461、462和/或463可随着距P-型体块的距离逐渐增大而增大尺寸，和/或N-型顶部区471、472和/或473可随着距P-型体块的距离逐渐增大而增大尺寸。在实施例中，N-型区471 、472和/或473可随着距P-型体块的距离逐渐增大而减小尺寸。在实施例中，P-型顶部区和/或N-型顶部区例如可根据它们的位置而被形成为不同的尺寸。 参见图2，考虑到根据实施例的L匿OS器件的操作，电子可以移动通过沟道C，所述沟道C可形成在P-型体块140上和/或上方。在实施例中，考虑到电流的流动，第一路径2A可在P-型顶部区161、 162和/或163下方通过，和/或第二路径2B可形成在场氧化物130与P-型顶部区161、162和/或163之间。在实施例中，P-型顶部区161、162和/或163可在N-型深阱110上和/或上方形成结区，从而最小化漂移区和/或平衡漏极区150与源极区142之间的寄生电容器的电容。 根据实施例，P-型顶部区161、 162和/或163可置于N-型深阱110的扩展后的漏极区上和/或上方，和/或可在N-型深阱110上和/或上方生成电磁场以最大化击穿电压。在实施例中，可通过P-型顶部区161、 162和/或163而获得最大化的耐受电压，和/或可形成具有较小尺寸的场氧化物。在实施例中，可在P-型顶部区161、162和/或163下方形成电流流经路径，和/或可最小化导通电阻特性。在实施例中，可在场氧化物130与P-型顶部区161、 162和/或163之间提供另一电流流经路径。
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实施例涉及一种制造LDM0S器件的方法。参见示例性图3至图6，这些视图示出根 据实施例的制造LDMOS器件的方法。参见图3，可将第二导电类型离子(如N-型离子)注 入至第一导电类型半导体衬底100上和/或上方以形成N-型深阱110。根据实施例，例如 在形成N型深阱110之前，可在半导体衬底100上和/或上方形成N+型掩埋层，并且可注 入N-型杂质以形成N-型深阱110。 参见图4，可执行工艺以在半导体衬底100上和/或上方形成N-型顶部区和/或 P-型顶部区，所述N-型顶部区被注入有第二导电类型离子，所述P-型顶部区被注入有第一 导电类型离子。根据实施例，形成N-型顶部区和/或P-型顶部区的杂质注入工艺可包括 以下步骤形成光致抗蚀剂图案180，在衬底100上和/或上方露出(open)预定杂质注入 区。在实施例中，可在形成场氧化物的区域以外的区域上和/或上方涂覆光致抗蚀剂图案 180。在实施例中，杂质注入工艺可包括图案181以形成多个N-型顶部区和/或P-型顶部 区。 根据实施例，可使用经图案化的光致抗蚀剂图案180作为离子注入掩模来顺序注 入第二导电类型杂质和/或第一导电类型杂质。在实施例中，注入深度可根据用于离子注 入的注入能量的差异而有所不同。在实施例中，形成N-型顶部区的第二导电类型杂质可包 括磷(P)，和/或形成P-型顶部区的第一导电类型杂质可包括硼(B)。在实施例中，例如在 N型深阱110上和/或上方形成N-型和/或P-型顶部区的杂质注入工艺之后，可去除光致 抗蚀剂图案180。 参见图5，可在预定区上和/或上方涂覆光致抗蚀剂图案以形成P-型体块140。 在实施例中，可使用光致抗蚀剂作为离子注入掩模来执行离子注入工艺，以形成P-型体块 140。在实施例中，例如在衬底上和/或上方沉积焊垫(pad)氧化物和/或氮化物之后，可 在器件的有源区图案化氮化物。在实施例中，可在氮化物上和/或上方执行热氧化工艺以 形成场氧化物130。在实施例中，在形成场氧化物130的热氧化工艺中，可在N-型顶部区 171、 172和/或173、和/或P-型顶部区161、 162和/或163上和/或上方执行热处理，以 形成N-型顶部区和/或P-型顶部区。 参见图6，可执行杂质注入工艺以形成P+型接触区141、N+型源极区142和/或 N+型漏极区150。在实施例中，可在形成栅电极120的区域上和/或上方形成栅极氧化物。 在实施例中，可在栅极氧化物上和/或上方形成栅电极120。 根据实施例，可形成LDM0S器件。在实施例中，例如通过最大化LDM0S器件的击穿 电压，可最大化L匿0S器件的耐受电压。在实施例中，例如通过形成额外的电流流经路径 (其可縮短电流流动距离)，可最小化漂移区的电阻。 对本领域普通技术人员而言，显然可对所公开的实施例做多种变化与改进。因此， 本发明所公开的实施例旨在涵盖显而易见的变化与改进，只要它们落入所附权利要求及其 等效物的范围内即可。
权利要求
一种器件，包括第二导电类型阱，位于衬底上方；以及横向扩散金属氧化物半导体器件，其包括位于所述衬底上方的漏极、位于所述漏极一侧的场氧化物、位于所述衬底上方且位于所述漏极下方的第一导电类型杂质层，以及介于所述第一导电类型杂质层和所述场氧化物之间的第二导电类型杂质层。
2. 如权利要求1所述的器件，其中所述第一导电类型杂质层和所述第二导电类型杂质层包括多个第一和第二导电类型杂质层。
3. 如权利要求2所述的器件，其中以预定间隔设置所述多个第一和第二导电类型杂质层。
4. 如权利要求2所述的器件，还包括位于所述场氧化物一侧的第一导电P-型体块，其中所述多个第一导电类型杂质层和所述多个第二导电类型杂质层的至少之一随着距所述P-型体块的距离增大而减小尺寸。
5. —种器件，包括第二导电类型阱，位于衬底上方；栅电极，位于所述衬底上方；第一导电类型体块，其包括位于所述栅电极一侧的源极区；漏极区，位于所述栅电极的相对侧；场氧化物，介于所述源极区与所述漏极区之间；第一导电类型顶部区，位于所述第二导电类型阱上方并位于所述场氧化物下方；以及第二导电类型顶部区，介于所述场氧化物与所述第一导电类型顶部区之间。
6. 如权利要求5所述的器件，其中所述第一导电类型顶部区和所述第二导电类型顶部区包括多个第一和第二导电类型顶部区。
7. 如权利要求6所述的器件，其中所述多个第一导电类型顶部区包括在预定间隔处的不同尺寸。
8. —种方法，包括以下步骤在衬底上方形成第二导电类型阱；通过在所述第二导电类型阱上方并在将要形成场氧化物的区域下方注入第一导电类型杂质和第二导电类型杂质的至少之一，形成第一导电类型顶部区和第二导电类型顶部区的至少之一；以及在所述第二导电类型阱上方形成第一导电类型体块和场氧化物的至少之一。
9. 如权利要求8所述的方法，其中形成第一导电类型顶部区和第二导电类型顶部区的至少之一的步骤包括涂覆光致抗蚀剂图案以露出将要形成所述场氧化物的区域；以及使用所述光致抗蚀剂图案作为离子注入掩模来执行多个离子注入工艺。
10. 如权利要求8所述的方法，其中所述第二导电类型顶部区形成在所述第一导电类型顶部区与所述场氧化物之间。
全文摘要
一种半导体器件及制造半导体器件的方法。半导体器件可包括衬底和横向扩散金属氧化物半导体(LDMOS)器件。半导体器件可包括在衬底上和/或上方形成的第二导电类型阱。LDMOS器件可包括设置在衬底上和/或上方的漏极。LDMOS器件可包括位于漏极一侧的场氧化物，位于衬底上和/或上方并位于场氧化物下方的第一导电类型杂质层，和/或介于第一导电类型杂质层和场氧化物之间的第二导电类型杂质层。在本发明中，例如通过最大化LDMOS器件的击穿电压，可最大化LDMOS器件的耐受电压。例如通过形成额外的电流流经路径(其可缩短电流流动距离)，可最小化漂移区的电阻。
文档编号H01L21/336GK101752421SQ20091025265
公开日2010年6月23日 申请日期2009年12月3日 优先权日2008年12月4日
发明者李相容 申请人:东部高科股份有限公司