专利名称：半导体器件及其制造方法
技术领域：
本申请涉及一种半导体器件及其制造方法。
背景技术：
随着半导体器件尺寸的增大，子阈值(sub-threshold)泄漏有随之增大的趋势， 这被称为驼峰现象(hump phenomenon)。在两个M0SFET (其中有源区的特性与器件隔离层 (STI)的角部(corners)的特性不同)中，由于位于STI角部侧的沟道处的低阈值电压，所 以驼峰现象会引起在半导体器件的阈值电压下的高泄漏电流，因此已提出各种方法来防止 此问题。 例如，一种防止驼峰现象的相关方法包括以下步骤将硼离子注入沟槽的侧壁，并 通过改善有源区与STI区接合处的圆整(rounding)特性来防止驼峰现象。虽然其可以防 止驼峰特性，但问题在于，使用这些相关方法会因为引入了额外工艺而提高成本，或增大器 件的面积。
发明内容
本发明的实施例提供一种半导体器件及制造半导体器件的方法，在具有不对称沟 道分布(channel profile)的半导体M0S器件的结构中，其能够通过改变沟道分布的结构 来防止驼峰现象而不改变栅极或有源区本身。 根据实施例的半导体器件包括有源区，由器件隔离层限定且位于衬底上；第二 导电阱，位于该有源区上和/或上方；扩展漏极，形成在该第二导电阱的一侧；栅电极，位于 该第二导电阱和该扩展漏极上和/或上方；以及源极和漏极，形成在该栅电极的两侧，其中 扩展区域(extended regions)在该栅电极下方形成在该第二导电阱的角部。
进而，根据实施例的制造半导体器件的方法包括以下步骤使用器件隔离层，在衬 底上和/或上方限定有源区；在该有源区中形成第二导电阱；在该第二导电阱的一侧形成 扩展漏极；在该第二导电阱和该扩展漏极上和/或上方形成栅电极；以及在该栅电极的两 侧形成源极和漏极，其中扩展区域在该栅电极下方形成在该第二导电阱的角部。
图1是根据实施例的半导体器件的俯视图。
具体实施例方式
在下文中，将参考附图来描述根据实施例的半导体器件及其制造方法。在实施例 的描述中，应该理解的是，当一个层(或膜)被称为在另一个层或衬底"上"时，则其既可以 直接位于另一个层或衬底上，也可存在中间层。进一步地，应该理解的是，当一个层被称为 在另一层"下方"时，则其既可以直接位于另一个层下方，也可存在一个或多个中间层。此 外，还应该理解的是，当一个层被称为介于两层"之间"时，则其既可以是介于两层之间的唯一层，也可存在一个或多个中间层。 图1是根据实施例的半导体的俯视图。根据实施例的半导体器件包括有源区， 由器件隔离层105限定且位于衬底上和/或上方；第二导电阱110，位于有源区上和/或上 方；扩展漏极120，形成在第二导电阱110的一侧；栅电极140，位于第二导电阱110和扩展 漏极120上和/或上方；以及源极132和漏极134，形成在栅电极140的两侧，其中扩展区 域E在栅电极140下方形成在第二导电阱110的角部。可通过在栅电极140下方介于第二 导电阱110与器件隔离层105之间的界面处扩展第二导电阱的角部，而形成位于第二导电 阱的角部的扩展区域E。 根据半导体器件及制造半导体器件的方法的实施例，可以通过仅改变掩模结构 (该掩模结构用来控制在相关器件中具有不对称沟道分布的高电压MOS器件的结构中的阈 值电压)来防止驼峰现象。根据实施例，其具有这样的优点，即能够防止驼峰现象而不会破 坏其他特性或因弓I入额外工艺而提高成本。 下面将参考图1来描述根据实施例的制造半导体器件的方法。首先，由器件隔离 层105在衬底上和/或上方限定有源区。器件隔离层105可为STI和LC0S等。随后，可在 有源区中形成第二导电阱IIO。例如，虽然能在有源区中形成P-型阱或Vt离子注入区，但 不局限于此。图1的实施例用NMOS来举例说明，但不局限于此。 随后，可在第二导电阱110的一侧形成扩展漏极120。然后可在第二导电阱110和 扩展漏极120上形成栅电极140。栅电极140可包括栅极介电层和栅极。根据实施例，栅电 极140可被形成为与第二导电阱110和扩展漏极120部分重叠(overlap)。随后，可在栅电 极140的两侧形成源极132和漏极134。 实施例可包括位于第二导电阱110中的多个扩展区域E，所述扩展区域E在栅电极 140下方位于第二导电阱的角部。在实施例中，通过在栅电极140下方介于第二导电阱110 与器件隔离层105之间的界面处扩展第二导电阱的角部，来形成位于第二导电阱角部的扩 展区域E。 进一步地，可这样形成位于第二导电阱110角部的扩展区域E，即使得第二导电 阱110的部分(所述部分位于宽度方向上的栅极沟道的角部处)沿器件隔离层105的边 缘突出。随后，可在第二导电阱110上源极132的一侧形成高浓度区域(high-density region) 136。此后，可执行接触工艺。 根据半导体器件和制造半导体器件的方法的实施例，可通过仅改变掩模结构(该 掩模结构用来控制相关技术中具有不对称沟道分布的高电压MOS器件的结构中的阈值电 压)来防止驼峰现象。根据实施例，其具有这样的优点，即能够防止驼峰现象而不会破坏其 他特性或因弓I入额外工艺而提高成本。 实施例具有高电压NMOS结构，为了在调整阈值电压时防止生成电压(yield
voltage)特性由于贴近布置扩展区域和p-阱区(即第二导电阱IIO)而受到破坏，在该高
电压NMOS结构中的p-阱掩模可与源极区部分重叠，并与从源极区起的沟道的预定区域部
分重叠。结果，沟道分布在从源极至漏极134的沟道区中具有不对称的沟道分布，且所述不
对称的沟道分布能确保源极端的阈值电压和漏极端的生成电压这两者的特性。 同时，与源极重叠的P-阱的一部分可形成为与沟道区重叠约0.5 2.0ii ;但是，
因为离子注入边缘靠近源极，所以在沿着沟道的长度方向上可有梯度分布。所述梯度分布可通过在有源区与器件隔离层(例如浅沟槽隔离(STI)、局部硅氧化(L0C0S))之间的接合 处的分隔(segregation)，而导致在宽度方向上的中心与边缘之间的阈值电压的很大差值， 并易受驼峰的影响。 因此，本发明的实施例提供了一种器件，所述器件能通过局部调整位于源极端的 沟道的浓度来调整阈值电压，其中通过扩展第二导电阱110(例如该p-阱结构)以仅在角 部突出，而能够防止位于角部的沟道浓度降低，从而去除因梯度分布而产生的问题。根据实 施例，仅在角部形成扩展区域E不会导致额外的工艺，因为它不会对器件的阈值电压或生 成电压产生影响。在所述实施例中，仅扩展p-阱的角部的方法具有这样的优点，即通过仅 改变掩模结构来防止驼峰现象，而不会引入额外的工艺。 实施例包括高电压半导体器件(例如可以是M0S FET等)，其可被形成为使得控制 阈值电压的第二导电阱或vt离子注入掩模与栅极的预定部分重叠。进而，在此配置中，位 于第二导电阱或vt离子注入区域的沟道的宽度角部处的预定部分可沿着器件隔离层(例 如为STI)的角部边缘突出。 进而，根据实施例，不仅Vt的掺杂分布或控制阈值电压的第二导电阱110在栅极 的长度方向上不对称，而且其在器件隔离层的角部周围更加不对称，使得能够提供具有二 维阈值电压调整沟道分布的MOS器件的结构。进而，根据实施例，用来控制阈值的掩模的突 出的扩展区域在沟道宽度方向上可与有源区重叠O. lii或更多。例如，其可重叠约0.2 1. Oil 。 进而，根据实施例，用来控制阈值的掩模的突出部在沟道长度方向上可与有源区 重叠O. lii或更多。例如，其可重叠约O. 2 l.Oii 。进而，实施例可具有在沟道长度方向 上不均匀的沟道分布，以调整MOS器件的阈值电压和生成电压。而且，根据实施例，在源极 端的沟道掺杂分布的掺杂浓度可高于在漏极端的沟道掺杂分布的掺杂浓度。
进而，实施例可具有在沟道长度和宽度方向上部分不均匀的沟道分布，以调整MOS 器件的阈值电压、生成电压和驼峰特性。根据半导体器件以及制造半导体器件的方法的实 施例，能够通过仅改变掩模结构(该掩模结构用来控制在相关器件中具有不对称沟道分布 的高电压MOS器件的结构中的阈值电压)来防止驼峰现象。 根据实施例，其具有这样的优点，S卩能够防止驼峰现象而不会破坏其他特性或因 引入额外工艺而提高成本。 对本领域普通技术人员而言，显然可以在所公开的实施例中进行各种变型和修 改。因此，所公开的实施例应该涵盖各种显而易见的变型和修改，只要其落在所附权利要求 及其等同范围内即可。
权利要求
一种器件，包括有源区，由器件隔离层限定且位于衬底上方；第二导电阱，位于该有源区上方；扩展漏极，形成在该第二导电阱的一侧；栅电极，位于该第二导电阱和该扩展漏极上方；以及源极和漏极，形成在该栅电极的两侧；其中扩展区域在该栅电极下方形成在该第二导电阱的角部。
2. 根据权利要求1所述的器件，其中通过在该栅电极下方介于该第二导电阱与该器件 隔离层之间的界面处扩展该第二导电阱的角部，形成位于该第二导电阱的角部的所述扩展 区域。
3. 根据权利要求1所述的器件，其中该栅电极被形成为与该第二导电阱和该扩展漏极 部分重叠。
4. 根据权利要求3所述的器件，其中位于该第二导电阱的角部的所述扩展区域被形成 为使得该第二导电阱的、在宽度方向上位于栅极沟道的角部处的部分沿着该器件隔离层的 边缘突出。
5. 根据权利要求1所述的器件，包括高浓度区域，在该第二导电阱上形成在该源极的
6. —种方法，包括以下步骤 使用器件隔离层，在衬底上方限定有源区； 在该有源区中形成第二导电阱； 在该第二导电阱的一侧形成扩展漏极； 在该第二导电阱和该扩展漏极上方形成栅电极；以及 在该栅电极的两侧形成源极和漏极；其中扩展区域在该栅电极下方形成在该第二导电阱的角部。
7. 根据权利要求6所述的方法，其中通过在该栅电极下方介于该第二导电阱与该器件 隔离层之间的界面处扩展该第二导电阱的角部，形成位于该第二导电阱的角部的所述扩展 区域。
8. 根据权利要求6所述的方法，其中该栅电极被形成为与该第二导电阱和该扩展漏极 部分重叠。
9. 一种方法，包括以下步骤 使用器件隔离层，在衬底上限定有源区； 在该有源区中形成第二导电阱； 在该第二导电阱的一侧形成扩展漏极； 在该第二导电阱和该扩展漏极上形成栅电极；以及 在该栅电极的两侧形成源极和漏极；其中扩展区域在该栅电极下方形成在该第二导电阱的角部。
10. 根据权利要求9所述的方法，其中通过在该栅电极下方介于该第二导电阱与该器 件隔离层之间的界面处扩展该第二导电阱的角部，形成位于该第二导电阱的角部的所述扩 展区域。
全文摘要
本发明提供一种半导体器件及其制造方法，所述半导体器件包括有源区，由器件隔离层限定且位于衬底上和/或上方；第二导电阱，位于该有源区上和/或上方；扩展漏极，形成在该第二导电阱的一侧；栅电极，位于该第二导电阱和该扩展漏极上和/或上方；以及源极和漏极，形成在该栅电极的两侧，其中扩展区域在该栅电极下方形成在该第二导电阱的角部。
文档编号H01L29/06GK101771034SQ20091026528
公开日2010年7月7日 申请日期2009年12月30日 优先权日2008年12月30日
发明者俞在炫, 朴赞镐, 金钟玟 申请人:东部高科股份有限公司