半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，并且更具体而言，涉及一种包括布置 成与由碳化硅构成的SiC层接触的电极的半导体器件及其制造方法。
背景技术：
在半导体器件中，许多种情况下，采用形成具有η导电类型的η型区域和具有ρ导 电类型的P型区域且电极连接到η型区域和P型区域的结构。随着近年来包含半导体器件 的设备实现了更高的效率，半导体器件也要求实现更高的效率。为了实现半导体器件更高 的效率，上述电极不仅应该具有低的自身电阻(电气阻抗)而且与上述η型区域和P型区 域的接触电阻也应该低。其间，为了实现半导体器件的更高耐受电压和更低的损耗，以及为了能够在高温 环境中使用半导体器件，近年来采用碳化硅(SiC)作为形成半导体器件的材料。SiC是带隙 比常规广泛用作形成半导体器件材料的硅(Si)大的宽带隙半导体。因此，通过采用SiC作 为用于形成半导体器件的材料，可以实现半导体器件的更高耐受电压、更低的导通电阻等。 另外，采用SiC作为材料的半导体器件还具有优点当在高温环境中使用时，比采用Si作为 材料的半导体器件特性降低可能更小。然而，在采用SiC作为半导体器件材料的情况下，与采用Si作为用于半导体器件 的材料的实例相比，难以避免增加P型区域、η型区域和电极之间的肖特基势垒。因此，出 现了抑制P型区域、η型区域和电极之间接触电阻增加的问题。相反，已知通过采用Ni (镍)作为与包含η型杂质(具有η型导电类型的杂质)的 η型SiC区接触的电极的材料以及采用Ti (钛)/Al (铝)或AlSi合金作为与包含ρ型杂 质(具有P型导电类型的杂质)的P型SiC区接触的电极的材料，可以降低接触电阻(参 见，例如，Satoshi ΤΑΝΙΜ0Τ0 等人，“Practical Device-Directed Ohmic Contacts on 4H-SiC, " IEICE Transactions C, the Institute of Electronics, Information and Communication Engineers, April 2003, Vol. J86-C, No. 4, pp. 359-367 M ( __ 禾Utfi^ 1))。现有技术文献非专利文献非专利文献1 :Satoshi ΤΑΝΙΜ0Τ0 等人，“Practical Device-Directed Ohmic Contacts on 4H-SiC, " IEICE Transactions C, the Institute of Electronics, Information and Communication Engineers,April 2003,Vol. J86-C,No. 4,pp.359-367。

发明内容
本发明要解决的问题如上所述，通过依据与电极接触的区域是η型SiC区还是ρ型SiC区来适当地选 择形成电极的材料，即使在采用SiC作为半导体器件的材料时，可以降低P型区域、n型区域和电极之间的接触电阻。然而，如果用于形成与P型区域接触的电极的材料不同于用于 形成与η型区域接触的电极的材料，需要用于形成这些电极的多个步骤，这会导致制造工 艺中的步骤数目增加。从而，产生了半导体器件制造成本增加的问题。另外，用于形成与P 型区域接触的电极的材料和用于形成与η型区域接触的电极的材料之间的差异，会阻碍半 导体器件的集成度提高。从以上考虑，本发明的目的是提供一种通过包含在充分抑制接触电阻的情况下能 够与P型SiC区和η型SiC区中的任一个相接触的电极而能够实现减少制造工艺步骤数目 以及提高集成度的半导体器件及其制造方法。解决问题的方式根据本发明的半导体器件包括衬底；SiC层，所述SiC层形成在所述衬底上并且 由碳化硅构成；以及电极，所述电极被布置成与所述SiC层接触。上述的SiC层包括具有η 导电类型的η型区域。上述电极包括布置成与η型区域接触且包含钛、铝和硅的欧姆接触 电极。本发明人针对在可充分抑制接触电阻的情况下能够与ρ型SiC区和η型SiC区中 的任一个接触的电极的材料进行了详细的研究。从而，获得了如下发现。通常，在多种情况下，采用Ni作为用于与η型SiC区接触的电极的材料。其间，在 包括例如SiC作为材料的DMOS型垂直MOSFET(金属氧化物半导体场效应晶体管)中，采 用了其中由Ni构成的电极与ρ型SiC区域和η型SiC区域这两者接触的结构。这是因为 DMOS型垂直MOSFET需要与ρ型区域和η型区域这两者接触的电极，而由Ni构成的电极还 可以与接触电阻率为约10_2 Ω ^cm2的ρ型SiC区域接触。考虑到由Ti/Al构成的电极可 以与P型SiC区域以接触电阻率为约10_3 Ω ^m2接触的事实，虽然10_2Ω ^m2的接触电阻 率表明了允许用作欧姆接触电极的数值，但是由M构成的电极和P型SiC区域之间的接触 电阻不是足够低。另一方面，在采用由Ti/Al构成的电极的实例中，虽然充分抑制了与ρ型SiC区域 的接触电阻，但与η型SiC区域的接触电阻率为10_3Ω · cm2。10_3Ω · cm2的接触电阻率也 表明了允许用作欧姆接触电极的数值，然而，考虑到由M构成的电极可以与η型SiC区域 以接触电阻率为约10_6Ω · cm2接触的事实，由Ti/Al构成的电极和η型SiC区域之间的接 触电阻不是足够低。考虑到用于电极的这种材料和与ρ型SiC区和η型SiC区的接触电阻之间的关系， 对用于电极的材料进一步研究的结果，本发明人发现通过采用包含Ti、Al和Si的合金作 为电极的材料，可以充分抑制与P型SiC区和η型SiC区中的任一个的接触电阻。在根据本发明的半导体器件中，布置成与SiC层接触的电极包括布置成与η型区 域接触且包含Ti、Al和Si的欧姆接触电极。该欧姆接触电极可以以与由Ti/Al构成的电 极的接触电阻相当的接触电阻与P型SiC区接触，并且还可以以与由Ni构成的电极的接触 电阻相当的接触电阻与η型SiC区接触。因此，根据本发明的半导体器件，可以提供一种通 过包括在充分抑制接触电阻的情况下能够与P型SiC区和η型SiC区中的任一个接触的电 极能够实现了制造过程步骤数目减少以及提高集成度的半导体器件。在上述半导体器件中，优选地，上述的欧姆接触电极在原子比方面包含是钛的至 少1.58倍且至多6. 33倍的铝。
对于作为欧姆接触电极的实际采纳，优选，与ρ型SiC区的接触电阻不高于大约 1 X IO"3 Ω ΜΠΙ2，并且与η型SiC区的接触电阻不高于大约IX 10_4 Ω .cm2。这里，本发明人 验证了包含Ti、Al和Si的电极和ρ型SiC区、η型SiC区之间的接触电阻与电极的组成之 间的关系。然后，很清楚，Al与Ti的原子比太高会导致电极和η型SiC区之间的接触电阻 增加，而原子比太低会导致电极和P型SiC区之间的接触电阻增加。另外，还发现，当上述 原子比低于1.58时，电极和ρ型SiC区之间的接触电阻会超过1Χ10_3Ω cm2。此外，还发 现，当上述原子比超过6. 33时，电极和η型SiC区之间的接触电阻会超过1 X 10_4 Ω · cm2。 基于上述，可以得出结论欧姆接触电极在原子比方面优选包含Al是Ti的至少1.58倍且 至多6. 33倍。此外，为了进一步降低电极和ρ型SiC区之间的接触电阻，上述原子比优选 不低于2. 11，并且为了进一步降低电极和η型SiC区之间的接触电阻，上述原子比优选不高 于 4. 22。在上述半导体器件中，优选地，该SiC层进一步包括具有ρ导电类型的ρ型区域。 另外，该欧姆接触电极被布置成从与η型区域接触的区域延伸到与P型区域接触的区域。充分抑制的接触电阻的情况下与任意ρ型SiC区和η型SiC区中的任一个接触的 上述欧姆接触电极被布置成从与η型区域接触的区域延伸到与ρ型区域接触的区域，使得 进一步实现制造工艺的步骤数目减少以及集成度提高。上述半导体器件优选地进一步包括与上述电极不同的另一个电极，其被布置成与 SiC层接触。另外，该SiC层进一步包括具有P导电类型的P型区域。另一个电极包括与上 述欧姆接触电极不同的另一个欧姆接触电极，其被布置成与P型区域接触且包含钛、铝和娃。上述欧姆接触电极和可以在充分抑制接触电阻的情况下接触ρ型SiC区和η型 SiC区中的任一个的另一个欧姆接触电极被布置成分别与η型区域和P型区域接触，使得进 一步实现制造工艺的步骤数目减少以及集成度提高。应该注意，用于形成上述另一欧姆接触电极的材料优选与用于形成上述欧姆接触 电极的材料相同。由此，在制造半导体器件的工艺中，可以很容易地同时形成上述欧姆接触 电极和上述另一个欧姆接触电极，并由此可以进一步减少制造工艺步骤数目。在上述半导体器件中，优选地，上述另一个欧姆接触电极包含的铝在原子比方面 是钛的至少1. 58倍且至多6. 33倍。如上所述，考虑到实现与ρ型SiC区的低接触电阻以及与η型SiC区的低接触电 阻这两者，上述另一个欧姆接触电极也优选包含的Al在原子比方面是Ti的至少1.58倍且 至多6. 33倍。另外，为了进一步降低上述另一个电极和ρ型SiC区之间的接触电阻，该上 述原子比优选不低于2. 11，并且为了进一步降低上述另一个电极和η型SiC区之间的接触 电阻，该上述原子比优选不高于4. 22。根据本发明的半导体器件的制造方法，包括准备衬底、在衬底上形成由碳化硅构 成的并包含具有η导电类型的η型区域的SiC层、以及形成与该SiC层接触的电极的步骤。 该电极形成步骤包括布置成与η型区域接触的且包含钛、铝和硅的欧姆接触电极形成步
马聚ο根据本发明的半导体器件的制造方法，形成了可以通过包含Ti、Al和Si实现与由 Ti/Al构成的电极的接触电阻相当的接触电阻与ρ型SiC区接触且可以以与由Ni构成的电极的接触电阻相当的接触电阻与η型SiC区接触的欧姆接触电极。因此，根据本发明的半 导体器件的制造方法，可以实现半导体器件制造工艺中的步骤数目减少和半导体器件集成
度提高。在上述半导体器件的制造方法中，欧姆接触电极形成步骤可以包括在η型区域 上形成由钛构成的Ti层，在该Ti层上形成由铝构成的Al层，在该Al层上形成由硅构成的 Si层，以及通过加热该Ti层、Al层和Si层生成包含钛、铝和硅的合金。在η型区域上形成包含Ti、Al和Si的欧姆接触电极中，可以采用在η型区域上形 成Ti层、Al层和Si层之后加热以由此生成含有Ti、Al和Si的合金的工艺。这里，作为与 氧接触的结果的更容易氧化的Al和Ti由与Al和Ti相比更不容易被氧化的Si覆盖，使得 可以抑制随后步骤中Al和Ti的氧化。另外，通过将Si与Al接触降低了熔点，在随后的步 骤中，在Al融化并流入周围区域之前Al和Si形成合金，使得可以抑制Al流入到周围的区 域中。此外，Al和Si的合金比单一物质的Al更不容易氧化。因此，首先，在η型区域上按顺序形成Ti层、Al层和Si层，并且之后执行用于形 成合金的热处理，使得可以进行热处理，同时Ti层和Al层用Si层覆盖并且Al层和Si层 彼此接触。从而，在抑制Ti和Al的氧化且抑制Al流到周围区域的同时，可以产生包含Ti、 Al和Si的合金，且可以形成稳定的欧姆接触电极。在上述半导体器件的制造方法中，优选地，在形成上述Al层的步骤中，形成Al层 的厚度是Ti层厚度的至少1. 5倍且至多6倍。如上所述，对于作为欧姆接触电极的实际采纳，优选地，与ρ型SiC区的接触电阻 不高于大约1Χ10_3Ω ^m2,并且与η型SiC区的接触电阻不高于大约IX 10_4 ω ·αιι2。这里， 在顺序形成Ti层、Al层和Si层之后合金化它们的工序中制造欧姆接触电极的实例中，本发 明人验证了 Ti层、Al层和Si层的厚度与制造的欧姆接触电极和ρ型SiC区、η型SiC区之间 接触电阻的关系。然后，很清楚，Al层与Ti层的厚度比太高会导致电极和η型SiC区之间的 接触电阻增加，而该厚度比太低会导致电极和P型SiC区之间的接触电阻增加。已经发现， 当上述厚度比低于1. 5时，电极和ρ型SiC区之间的接触电阻会超过IX 10_3 Ω cm2。此夕卜， 还发现，当上述厚度比超过6时，电极和η型SiC区之间的接触电阻会超过1 X 10_4 Ω -cm2. 基于上述，在上述形成Al层的步骤中，优选地形成Al层的厚度是Ti层厚度的至少1. 5倍 且至多6倍。此外，为了进一步降低电极和ρ型SiC区之间的接触电阻，上述厚度比优选不 低于2. 0，并且为了进一步降低电极和η型SiC区之间的接触电阻，上述厚度比优选不高于 4. 0。如果在上述Ti层形成步骤中形成的Ti层厚度小于100 Α，就会产生由于工艺中的 不均勻性造成的很难实现再现性的问题。因此，要形成的Ti层优选具有不小于100 A的厚 度。另一方面，如果在上述Ti层形成步骤中形成的Ti层厚度超过400 Α，就会产生Al和 SiC之间反应受影响且特性变差的问题。因此，要形成的Ti层优选具有不大于400 A的厚 度。此外，如果在上述Si层形成步骤中形成的Si层具有小于100 A的厚度，该厚度对于用 来产生合金可能不够大，即使Al具有足够小的厚度。因此，要形成的Si层优选具有不小于 100 A的厚度。另一方面，如果在上述Si层形成步骤中形成的Si层厚度超过500 Α，会产生 Si不与Al反应且其保留为高电阻层的问题。因此，要形成的Si层优选具有不大于500 A 的厚度。
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在上述半导体器件的制造方法中，优选，在上述合金产生步骤中，在惰性气体和氢 (H2)的混合气体中加热上述Ti层、Al层和Si层。由此，可以以稳定的方式降低制造的欧姆接触电极和ρ型SiC区、η型SiC区之间 的接触电阻。这里，惰性气体包括如氩(Ar)和氦(He)的惰性气体以及氮气(N2)。另外，从 降低半导体器件制造成本形成欧姆接触电极的角度考虑，用于加热上述Ti层、Al层和Si层 的气氛更优选的是Ar和H2的混合气体或N2和H2的混合气体。在上述制造半导体器件的方法中，优选，上述形成欧姆电极的步骤进一步包括在 上述产生合金步骤之前在Si层上形成由钼构成的Pt层的步骤。由此，可以进一步有效抑制后续步骤中的Al和Ti的氧化，并且可以以稳定的方式 制造在抑制与P型SiC区和η型SiC区的接触电阻情况下的欧姆接触电极。在上述半导体器件的制造方法中，形成欧姆接触电极的步骤可以包括在η型区域 上形成包含钛、铝和硅的混合层以及通过加热该混合层产生包含钛、铝和硅的合金的步骤。在η型区域上形成含Ti、Al和Si的欧姆接触电极中，可以采用首先在η型区域上 形成包含Ti、Al和Si的混合层之后通过加热以便形成含Ti、Al和Si的合金的工艺。由 此，在简化制造工艺的情况下，可以形成稳定的欧姆接触电极。在上述半导体器件的制造方法中，优选，在形成混合层的步骤中，形成在原子比方 面含铝是含钛的至少1. 58倍且至多6. 33倍的混合层。如上所述，在考虑实现与ρ型SiC区的低接触电阻以及与η型SiC区的低接触电 阻的情况下，上述欧姆接触电极优选在原子比方面包含Al是Ti的至少1. 58倍且至多6. 33 倍。因此，通过形成在原子比方面上述混合层中含Al是Ti的至少1. 58倍且至多6. 33倍 的混合层，可以以更优选的水平实现降低与P型SiC区的接触电阻以及降低与η型SiC区 的接触电阻。另外，为了进一步降低电极与P型SiC区之间的接触电阻，上述原子比优选不 低于2. 11，并且为了进一步降低电极和η型SiC区之间的接触电阻，上述原子比优选不高于 4. 22。在上述半导体器件的制造方法中，优选，在上述合金生成步骤中，在惰性气体和氢 的混合气体中加热上述混合层。由此，可以以稳定的方式降低制造的欧姆接触电极和ρ型SiC区、η型SiC区之间 的接触电阻。另外，从降低用于制造半导体器件的成本的情况下形成欧姆接触电极的角度 考虑，用于加热上述混合层的气氛优选是Ar和吐的混合气体或队和吐的混合气体。在上述制造半导体器件的方法中，优选，形成欧姆电极的步骤进一步包括在上述 产生合金步骤之前在混合层上形成由钼构成的Pt层的步骤。由此，可以有效地抑制后续步骤中合金层的氧化，并且可以以稳定的方式制造在 抑制与P型SiC区和η型SiC区的接触电阻情况下的欧姆接触电极。在上述半导体器件的制造方法中，优选，在SiC层形成步骤中，形成了进一步包括 具有P导电类型的P型区域的SiC层。在形成欧姆接触电极的步骤中，欧姆接触电极被形 成为从与η型区域接触的区域延伸到与ρ型区域接触的区域。能够在充分抑制接触电阻的情况下与ρ型SiC区和η型SiC区中的任一个接触的 上述欧姆接触电极被形成为从与η型区域接触的区域延伸到与ρ型区域接触的区域，使得 可以实现进一步减少半导体器件制造工艺中的步骤数目且提高半导体器件集成度。
上述半导体器件的制造方法优选进一步包括形成与上述电极不同的另一个电极， 以与SiC层接触。另外，在SiC层形成步骤中，形成进一步包括具有ρ导电类型的ρ型区域 的SiC层。此外，形成上述另一个电极的步骤进一步包括形成与上述欧姆接触电极不同的 另一个欧姆接触电极，其布置成与P型区域接触并包含钛、铝和硅。欧姆接触电极形成步骤 和另一个欧姆接触电极形成步骤可以同时进行。通过同时形成与ρ型SiC区接触的欧姆接触电极以及与η型SiC区接触的欧姆接 触电极，可以进一步减少制造工艺的步骤数目。应该注意，用于形成上述另一个欧姆接触电极的材料优选与用于形成上述欧姆接 触电极的材料相同。由此，可以容易地同时形成上述欧姆接触电极和上述另一个欧姆接触 电极。发明效果由上面的描述可以清楚地理解，根据本发明的半导体器件及其制造方法，可以提 供一种通过包含在充分抑制接触电阻的情况下可以与P型SiC区和η型SiC区中的任一个 相接触的电极而能够实现减少制造步骤数目并且提高集成度的半导体器件，并且提供该半 导体器件的制造方法。


图1是示出表示第一实施例中的半导体器件的MOSFET结构的示意横截面图。图2是示出第一实施例中的MOSFET制造方法的概要的流程图。图3是示出图2中的欧姆电极形成步骤和漏电极形成步骤的细节的流程图。图4是示出第一实施例中的MOSFET制造方法的示意横截面图。图5是示出第一实施例中的MOSFET制造方法的示意横截面图。图6是示出第一实施例中的MOSFET制造方法的示意横截面图。图7是示出第一实施例中的MOSFET制造方法的示意横截面图。图8是示出第一实施例中的MOSFET制造方法的示意横截面图。图9是示出第一实施例中的MOSFET制造方法的示意横截面图。图10是示出第二实施例中的JFET结构的示意横截面图。图11是示出表示第二实施例中的半导体器件的JFET的制造方法概要的流程图。图12是示出图11中的欧姆电极形成步骤的细节的流程图。图13是示出第二实施例中的JFET制造方法的示意横截面图。图14是示出第二实施例中的JFET制造方法的示意横截面图。图15是示出第二实施例中的JFET制造方法的示意横截面图。图16是示出第二实施例中的JFET制造方法的示意横截面图。图17是示出第二实施例中的JFET制造方法的示意横截面图。图18是示出第二实施例中的JFET制造方法的示意横截面图。图19是示出第三实施例中的欧姆接触形成步骤和漏电极形成步骤的细节的流程 图。图20是示出第三实施例中的MOSFET制造方法的示意横截面图。图21是示出第三实施例中的MOSFET制造方法的示意横截面图。
图22是示出第四实施例中的欧姆电极形成步骤的细节的流程图。图23是示出第四实施例中的JFET制造方法的示意横截面图。图24是示出Al层与Ti层的膜厚度比以及接触电阻率之间关系的示意图。图25是示出Si层的膜厚度和接触电阻率之间关系的示意图。图26是实例3中的欧姆接触电极周围部分的SEM照片。图27是示出实例3中的欧姆接触电极周围的元件分布的示意图。
具体实施例方式在下文中参考附图将描述本发明的实施例。在下面的图中，相同或相应的元件具 有分配相同的附图标记，并将不再重复它们的描述。(第一实施例)首先，将描述第一实施例中的MOSFET。参考图1，第一实施例中的MOSFET 1包括 n+SiC衬底11，所述n+SiC衬底11是由碳化硅(SiC)构成的衬底且具有η导电类型(第一导 电类型)；n_SiC层12，所述rTSiC层12用作由SiC构成的半导体层且具有η导电类型(第 一导电类型)；一对P体13，用作具有ρ导电类型(第二导电类型)的第二导电类型区域； η+源区14，所述η+源区14用作具有η导电类型(第一导电类型)的高浓度第一导电类型 区；以及P+区18，所述ρ+区18用作具有ρ导电类型(第二导电类型)的高浓度第二导电 类型区。n+SiC衬底11包含高浓度的诸如N(氮)的η型杂质(具有η导电类型的杂质)。rTSiC层12形成在n+SiC衬底11的一个主表面1IA上，例如，形成为大约10 μ m的 厚度，且通过包含η型杂质具有η导电类型。在rTSiC层12中包含的η型杂质的实例包括 N (氮)，并且杂质包含浓度比在n+SiC衬底11中包含的η型杂质浓度低，例如，为5 X 1015cm_3 的浓度。一对ρ体13被形成为ρ体彼此分开，以便包括rTSiC层12的第二主表面12B，第 二主表面12B是与第一主表面12A相对的主表面，所述第一主表面12A是在n+SiC衬底11 侧上的主表面，并且这对P体13通过包含ρ型杂质(具有ρ导电类型的杂质)具有ρ导电 类型(第二导电类型)。例如，采用Al、B(硼)等作为包含在ρ体13中的ρ型杂质，并且 其包含浓度比n+SiC衬底11中包含的η型杂质浓度低，例如，IX IO17CnT3的浓度。η+源区14被形成在每个ρ体13内，以便包括第二主表面12Β且由ρ体13围绕。 η+源区14包含诸如P (磷)的η型杂质，包含浓度比rTSiC层12中包含的η型杂质浓度高， 例如，IX IO2tlCnT3的浓度。当从形成在这对ρ体13中的一个ρ体13内的η.源区14观察时，ρ+区18被形成 为在与形成在另一个P体13内的η.源区14相对的侧上包括第二主表面12Β。ρ+区18包 含诸如Al或B的ρ型杂质，包含浓度比ρ体13中包含的ρ型杂质浓度高，例如，1 X IO20Cm-3 的浓度。进一步参考图1，M0SFET 1包括用作栅绝缘膜的栅氧化物膜15、栅电极17、一对源 接触电极16、源极互连19、漏电极20和钝化膜21。栅氧化物膜15形成在rTSiC层12的第二主表面12B上，以便与第二主表面12B接 触，并且从一个η.源区14的上表面延伸到另一个η+源区14的上表面，且其例如由二氧化 硅(SiO2)构成。
栅电极17被布置成与栅氧化物膜15接触，以便从栅氧化物膜15上的一个η+源 区14延伸到另一个η+源区14。另外，栅电极17由诸如多晶硅、Al等的导体制成。源接触电极16被布置成与第二主表面12Β接触，以便在远离栅氧化物膜15的方 向上从一对η+源区14延伸到ρ+区18。另外，源接触电极16包含Ti、Al和Si。更具体地， 源接触电极16包含Ti、Al、Si和C(碳)以及诸如0(氧)的残留杂质。源极互连19被形成为与源接触电极16接触，且其由诸如Al的导体制成。源极互 连19通过源接触电极16被电连接到n+源区14。该源极互连19和源接触电极16组成源 电极22。漏电极20被形成为与n+SiC衬底11的另一个主表面IlB接触，所述另一个主表面 IlB是与作为在形成有rTSiC层12的一侧上的一个主表面IlA相对的主表面。例如，该漏 电极20可以与上述源接触电极16 —样、由包含Ti、Al和Si的金属制成，或者可以由诸如 Ni的其他能够与n+SiC衬底11建立欧姆接触的金属制成。由此，漏电极20电连接到n+SiC 衬底11。钝化膜21被形成为从栅电极17上的一个源互连19延伸到另一个源互连19。该钝 化膜21例如由SiO2构成，并且具有使源互连19和栅电极17与外部电隔离以及保护MOSFET 1的功能。换句话说，本实施例中的MOSFET 1包括n+SiC衬底11、用作在n+SiC衬底11上形 成的SiC层且由碳化硅构成的rTSiC层12、以及布置成与rTSiC层12接触的源电极22。另 外，rTSiC层12包括用作具有η导电类型的η型区域的η.源区14。源电极22包括用作布 置成与η.源区14接触的欧姆接触电极且包含Ti、Al和Si的源接触电极16。另外，在本实 施例的MOSFET 1中，rTSiC层12包括用作具有ρ导电类型的ρ型区域的ρ+区18。此外，源 接触电极16被布置成从与η+源区14接触的区域延伸到与ρ+区18接触的区域。在本实施例的MOSFET 1中，布置成与rTSiC层12接触的源电极22包括被布置成 与n+源区14接触且包含Ti、Al和Si的源接触电极16。该源接触电极16可以以与由Ti/ Al构成的电极的接触电阻相当的接触电阻与ρ+区18接触，并且可以以与由Ni构成的电极 的接触电阻相当的接触电阻与n+源区14接触。该源接触电极16被布置成从与η+源区14 接触的区域向与P+区18接触的区域延伸。因而，本实施例中的MOSFET 1是能够实现减少 制造工艺步骤数目和提高集成度的半导体器件。更具体地，在具有DMOS结构的本实施例的MOSFET 1中，需要保持η+源区14和ρ 体13在相同的电位。因此，要求源接触电极16在降低的接触电阻的情况下电连接η+源区 14和ρ体13这两者。另外，在MOSFET 1中，为了降低导通电阻，η+源区14和源接触电极 16应该在抑制接触电阻的情况下彼此电连接。在这种连接中，本实施例中的MOSFET 1中的 源接触电极16通过包含Ti、A1和Si、以低接触电阻与η+源区14和ρ体13 (ρ+区18)这两 者接触。因而，MOSFET 1是能够实现制造工艺步骤数目减少和集成度提高的半导体器件。另外，在原子比方面，源接触电极16优选包含Al是Ti的至少1. 58倍且至多6. 33 倍。由此，可以更可靠地降低源接触电极16和η+源区14、ρ体13 (ρ+区18)之间的接触电 阻。现在将描述MOSFET 1的操作。参考图1，在不高于阈值的电压施加到栅电极17的 情况下，也就是说，处于截止状态，位于栅氧化物膜15正下面的ρ体13和rTSiC层12之间的部分被反向偏置并处于非导电状态。另一方面，当正向上升电压施加到栅电极17上时， 在沟道区13A中形成反转层，沟道区13A是ρ体13与栅氧化物膜15的接触部分周围的区 域。因而，n+源区14和rTSiC层12彼此电连接，以及电流在源电极22和漏电极20之间流动。现在将描述表示根据本发明的半导体器件制造方法的一个实施例的第一实施例 中的半导体器件的MOSFET的制造方法。参考图2，在第一实施例的MOSFET的制造方法中， 首先，在步骤(SlO)中，执行衬底准备步骤。在该步骤(SlO)中，准备第一导电类型的SiC 衬底。具体地，参考图4，例如，准备由六方晶系SiC构成的且通过包含η型杂质而具有η导 电类型的n+SiC衬底11。参考图2，在步骤(S20)中，执行η型层形成步骤。在该步骤(S20)中，在n+SiC衬 底11上形成第一导电类型的半导体层。具体地，参考图4，通过外延生长，在n+SiC衬底11 的一个主表面IlA上形成rTSiC层12。例如，通过使用SiH4 (硅烷)和C3H8 (丙烷)的混合 气体作为源气体，可以实现外延生长。这里，例如，引入N作为η型杂质。由此，可以形成包 含η型杂质浓度比n+SiC衬底11中包含的η型杂质浓度低的rTSiC层12。接下来参考图2，在步骤(S30)中，执行ρ体形成步骤。在该步骤(S30)中，参考图 5，具有第二导电类型的第二导电性区被形成为包括rTSiC层12的第二主表面12B，rTSiC层 12的第二主表面12B是与作为n+SiC衬底11侧上的第一主表面12A相对的主表面。具体 地，首先，例如，利用CVD(化学气相沉积)，在第二主表面12B上形成由SiO2构成的氧化物 膜。然后，在抗蚀剂被施加在该氧化物膜上之后，进行曝光和显影，以由此形成在与用作第 二导电类型区域的P体13的期望形状相一致的区域中具有开口的抗蚀剂膜。利用该抗蚀 剂膜作为掩模，例如，通过RIE (反应离子蚀刻)部分地去除该氧化物膜，在rTSiC层12上 形成具有开口图案的由氧化物膜形成的掩模层。之后，去除上述抗蚀剂膜。然后，利用该掩 模层作为掩模，在n_SiC层12中进行诸如Al的ρ型杂质的离子注入，以由此在rTSiC层12 中形成P体13。接下来参考图2，在步骤(S40)中，执行η+区形成步骤。在该步骤(S40)中，在包 括第二主表面12Β的ρ体13内的区域中，形成高浓度第一导电类型区域，该区域包含具有 比rTSiC层12中的浓度更高浓度的第一导电类型的杂质。具体地，参考图5，首先，在去除 在步骤(S30)中用作掩模的上述氧化物膜之后，依照与步骤(S30)相类似的工序，形成在与 η+源区14的期望形状相一致的区域中具有开口的掩模层。利用该掩模层作为掩模，通过离 子注入在rTSiC层12中引入诸如P的η型杂质，以由此形成η+源区14。接下来参考图2，在步骤(S50)中，执行P+区形成步骤。在该步骤(S50)中，参考 图5，当从一对ρ体13中的一个ρ体13内形成的η+源区14观察时，高浓度第二导电类型 区(P+区18)被形成为包括在与形成在另一个ρ体13内的η+源区14相对的侧上的第二主 表面12Β。具体地，参考图5，根据与步骤(S30)和(S40)相类似的工序，形成在与P+区18 的期望形状相一致的区域中具有开口的掩模层，并且利用该掩模层作为掩模，通过离子注 入在rTSiC层12中引入诸如Al或B的ρ型杂质，以由此形成p+区18。接下来参考图2，在步骤(S60)中，执行活性化退火步骤。在该步骤(S60)中，通过 将其中注入了离子的rTSiC层12加热到大约1700°C，例如，在Ar (氩)气氛中并且使该层 保持大约30分钟，执行活性化退火，S卩，用于对由上述离子注入所引入的杂质进行活性化的热处理。接下来参考图2，在步骤(S70)中，执行栅绝缘膜形成步骤。在该步骤(S70)中，参 考图6，对其上通过步骤(SlO)至(S60)形成的包括期望离子注入区的rTSiC层12的n+SiC 衬底11进行热氧化。例如，可以通过在氧气氛中将该衬底加热到大约1300°C的温度并使该 衬底保持大约10分钟，进行热氧化。由此，在第二主表面12B上形成由二氧化硅(SiO2)构 成的、用作栅氧化物膜15的热氧化物膜15A(例如，具有大约50nm的厚度)(见图1)。接下来参考图2，在步骤(S80)和(S90)中，进行欧姆电极形成步骤和漏电极形成 步骤。这里，可以按顺序执行步骤(S80)和(S90)，或按步骤(S90)和(S80)的顺序执行，然 而，从降低步骤数目的角度考虑，优选同时执行这些步骤，这将在下面描述。在步骤(S80) 和(S90)中，参考图3，首先，在步骤(S81)至(S83)中，按顺序进行Ti膜形成步骤、Al膜形 成步骤和Si膜形成步骤。具体地，参考图6和7，首先，在热氧化物膜15A上施加抗蚀剂之后，进行曝光和显 影，以由此形成具有与将要形成源接触电极16(见图1)的区域相一致的开口 91A的抗蚀剂 膜91。然后，利用抗蚀剂膜91作为掩模，例如，通过RIE，作为部分去除热氧化物膜15A的 结果，形成了栅氧化物膜15。其后，如图7所示，例如，通过溅射，在第二主表面12B以及与 rTSiC层12相对的n+SiC衬底11的主表面上按顺序形成由Ti构成的Ti膜51、由Al构成 的Al膜52和由Si构成的Si膜53。另外，作为去除抗蚀剂膜91的结果，去除(剥离)抗 蚀剂膜91上的Ti膜51、A1膜52和Si膜53，使得Ti膜51、A1膜52和Si膜53保留在通 过热氧化物膜15A暴露的第二主表面12B上以及与rTSiC层12相对的n+SiC衬底11的主 表面上。这里，在步骤(S81)中，优选形成具有的厚度不小于100 A且不大于400 A的Ti膜 51。由此，可以形成以稳定方式具有低电阻的欧姆接触电极。另外，在步骤(S82)中，优选 形成厚度为步骤(S51)中形成的Ti层厚度的至少1. 5倍且至多6倍厚的Al层52。由此， 可以制造进一步可靠实现与η+源区14和ρ体13的低接触电阻的源接触电极16。此外，在 步骤(S83)中，优选形成具有的厚度不小于100Α且不大于500 A的Si膜。由此可以形成 以稳定方式具有低电阻的欧姆接触电极。接下来参考图3，在步骤(S84)中，执行合金化步骤。具体地，参考图8和9，在诸 如Ar的惰性气体气氛中，将已经完成上述工序的n+SiC衬底11加热到不低于550°C且不大 于1200°C的温度，优选不低于900°C且不大于1200°C的温度，例如1000°C，并保持不大于10 分钟，例如，2分钟的时间段。由此，在Ti膜51、Al膜52和Si膜53中分别包含的Ti、Al 和Si以及在rTSiC层12或n+SiC衬底11中包含的C被合金化。从而，如图9所示，形成源 接触电极16和漏电极20 ；所述源接触电极16被布置成与第二主表面12B接触，在远离栅 氧化物膜14方向上从这对η+源区14向ρ+区18延伸；所述漏电极20被布置成与n+SiC衬 底11的另一个主表面IlB接触，该主表面是与作为形成rTSiC层12的一侧上的主表面IlA 相对的主表面。这里，在步骤(S84)中，n+SiC衬底11优选在惰性气体的混合气体中加热， 具体地，在Ar和/或N2和氢的混合气体中加热。由此，在进一步可靠地降低与η+源区14 和ρ体13(ρ+区18)的接触电阻以及抑制制造成本的情况下，可以制造源接触电极16。在 上述工序中完成了步骤(S80)和(S90)。接下来参考图2，在步骤(S100)中，执行栅极形成步骤。在该步骤(S100)中，由例如多晶硅或Al的导体构成的栅电极17(见图1)被形成为与栅氧化物膜15接触，并在栅氧 化物膜15上从一个η+源区14延伸到另一个η+源区14。在采用多晶硅作为用于栅电极的 材料的实例中，多晶硅可以包含超过lX102°cm_3的高浓度P。接下来参考图2，在步骤(SllO)中，执行源互连形成步骤。在该步骤(SllO)中， 例如，用气相沉积方法，在源接触电极16的上表面上形成由诸如Al的导体构成的源互连 19(见图1)。在如上所述的步骤(S80)和该步骤(SllO)中完成了源电极22 (见图1)。接下来参考图2，在步骤(S120)中，执行钝化膜形成步骤。在该步骤(S120)中，参 考图1，例如由SiO2构成的钝化膜21被形成为从栅电极17上的一个源互连19延伸到另一 个源互连19。例如，该钝化膜21可以用CVD方法形成。通过上述步骤(SlO)至(S120)完 成了代表第一实施例中的半导体器件的MOSFET 1的制造方法，以及完成了第一实施例中 的 MOSFET 1(见图 1)。根据第一实施例中的MOSFET的制造方法，能够在充分抑制的接触电阻的情况下 与P+区18和η+源区14接触的上述源接触电极16可以形成为从与η型区域接触的区域延 伸到与P型区域接触的区域，并且可以与其同时形成由与源接触电极16的形成材料相同的 材料制成的漏电极20。结果，可以实现制造MOSFET 1的工艺步骤数目减少和MOSFET 1的 集成度提高。(第二实施例)现在将描述代表本发明另一实施例的第二实施例。参考图10，JFET3，是代表第 二实施例中的半导体器件的结场效应晶体管，其欧姆接触电极的结构与第一实施例中的 MOSFET 1相同并且实现了类似的效果。具体地，JFET 3包括由SiC构成的且具有η导电 类型的η型衬底31、在η型衬底31上形成的第一 ρ型层32、在第一 ρ型层32上形成的η 型层33和在η型层33上形成的第二 ρ型层34。这里，ρ型层和η型层是由SiC构成的且 分别具有P和η导电类型的层。另外，例如，第一 ρ型层32可以具有大约10 μ m的厚度和 大约7. 5 X IO15CnT3的ρ型杂质浓度。例如，η型层33可以具有大约0. 45 μ m的厚度和大 约2X IO17CnT3的η型杂质浓度。例如，第二 ρ型层34可以具有大约0. 25 μ m的厚度和大约 2 X IO17CnT3的ρ型杂质浓度。在第二 ρ型层34和η型层33中，形成了包含具有浓度比η型层33中高的η导电 类型(η型杂质)杂质的第一 η型区域35和第二 η型区域37，并且形成了包含具有浓度比 第一 P型层32和第二 ρ型层34中高的ρ导电类型杂质(ρ型杂质)的第一 ρ型区域36 (例 如，大约1 X IO18CnT3)，使得其位于第一 η型区域35和第二 η型区域37之间。也就是说，第 一 η型区域35、第一 ρ型区域36和第二 η型区域37被形成为经由第二 ρ型层34达到η型 层33。另外，第一 η型区域35、第一 ρ型区域36和第二 η型区域37中的每一个的底部被 布置成离第一 P型层32的上表面(第一 ρ型层32和η型层33之间的边界部)一定距离。在从第一 η型区域35看时与第一 ρ型区域36相对的一侧，沟槽部71被形成为从 第二 P型层34的上表面34Α (与η型层33侧相对的主表面)通过第二 ρ型层34延伸到达 η型层33。也就是说，沟槽部71的底壁71Α位于η型层33内部，与第一 ρ型层32和η型 层33之间的界面相隔一定距离。另外，包含浓度比第一 ρ型层32和第二 ρ型层34中高的 P型杂质的第二 P型区域43 (例如，大约1 X IO18CnT3)被形成为从沟槽部71的底壁71Α通 过η型层33延伸到达第一 ρ型层32。该第二 ρ型区域43的底部被布置成与η型衬底31的上表面(η型衬底31和第一 ρ型层32之间的边界部)相隔一定距离。另外，用作欧姆接触电极的源极接触电极39、栅极接触电极41、漏极接触电极42 和电位保持接触电极44被形成为分别与第一 η型区域35、第一 ρ型区域36、第二 η型区域 37和第二 ρ型区域43的上表面接触。源极接触电极39、栅极接触电极41、漏极接触电极 42和电位保持接触电极44含有Ti、Al和Si。更具体地，源极接触电极39、栅极接触电极 41、漏极接触电极42和电位保持接触电极44含有Ti、Al、Si和C以及残留杂质，与第一实 施例中的源极接触电极16 —样。另外，在用作欧姆接触电极的源极接触电极39、栅极接触电极41、漏极接触电极 42和电位保持接触电极44中的每一个与相邻的另一欧姆接触电极之间形成氧化物膜38。 更具体地，在第二 P型层34的上表面34Α上以及沟槽部71的底壁7IA和侧壁71Β上形成 用作绝缘膜的氧化物膜38，以便覆盖除了形成源极接触电极39、栅极接触电极41、漏极接 触电极42和电位保持接触电极44的区域之外的整个区域。因此相邻的欧姆接触电极相互 隔罔。此外，源极互连45、栅极互连46和漏极互连47被形成为分别与源极接触电极39、 栅极接触电极41和漏极接触电极42的上表面接触，并且它们电连接至欧姆接触电极。源极 互连45还与电位保持接触电极44的上表面接触，并因此它还电连接至电位保持接触电极 44。也就是说，源极互连45被形成为从源极接触电极39的上表面延伸到电位保持接触电 极44的上表面，并因此电位保持接触电极44被保持在与源极接触电极39 —样高的电位。 源极互连45、栅极互连46和漏极互连47由诸如Al的导体制成。源极接触电极39和源极 互连45组成源电极61，栅极接触电极41和栅极互连46组成栅电极62，以及漏极接触电极 42和漏极互连47组成漏电极63。此外，钝化膜64被形成为覆盖源电极61、栅电极62、漏 电极63和氧化物膜38的上表面。该钝化膜64例如由SiO2制成，并且具有使源电极61、栅 电极62和漏电极63与外部电隔离以及保护JFET 3的作用。也就是说，本实施例中的JFET 3包括η型衬底31、形成在η型衬底31上且由碳 化硅构成的用作SiC层的第一 ρ型层32、η型层33和第二 ρ型层34、以及布置成与第二 ρ 型层34接触的源电极61、栅电极62和漏电极63。另外，构成第一 ρ型层32、η型层33和 第二 P型层34的SiC层包括每个都是具有η导电类型的η型区域的第一 η型区域35和第 二 η型区域37以及每个都是具有ρ导电类型的ρ型区域的第一 ρ型区域36和第二 ρ型区 域43。另外，源电极61和漏电极63包括用作欧姆接触电极的源极接触电极39和漏极接 触电极42，其布置成分别与第一 η型区域35和第二 η型区域37接触且含有Ti、Al和Si。 此外，用作另一电极的栅电极62包括用作另一欧姆接触电极的栅极接触电极41，其布置成 与用作P型区域的第一 P型区域36接触，由与用于源极接触电极39和漏极接触电极42的 材料相同的材料制成且含有Ti、Al和Si。在本实施例的JFET 3中，与第一实施例中的源极接触电极16—样，含有Ti、Al和 Si的源极接触电极39和漏极接触电极42与每个都是η型区域的第一 η型区域35和第二 η型区域37接触，并且由与用于源极接触电极39和漏极接触电极42的材料相同的材料制 成的栅极接触电极41被布置成与作为ρ型区域的第一 ρ型区域36接触。因此，JFET 3是 能够实现制造工艺的步骤数目减少的和集成提高的半导体器件。更具体地，在本实施例的JFET 3中，在Ni用作用于形成布置成分别与第一 η型区域35和第二 η型区域37接触的源极接触电极39和漏极接触电极42的材料以及Ti/Al用 作用于形成布置成与第一 P型区域36接触的栅极接触电极41的材料的实例中，与常规的 JFET—样，会出现以下问题。也就是说，在采用上述结构的JFET 3的制造方法中，在形成了 用于形成源极接触电极39和漏极接触电极42的掩模之后，用气相沉积等来形成这些电极。 其后，在去除掩模之后，必须进一步用气相沉积等形成用于形成栅极接触电极41的掩模以 及形成这个电极。如果采用这样的制造工艺，则由于形成掩模的配准误差加倍而妨碍步骤 数目增加和集成提高。相反，在本实施例的JFET 3中，由于源极接触电极39、栅极接触电 极41和漏极接触电极42可以用相同的材料形成，所以这些电极可以通过形成一次掩模而 整体形成。结果，本实施例中的JFET 3可以实现制造工艺的步骤数目减少和集成提高。现在将描述JFET 3的操作。参考图10，当栅电极62的电压设置为OV时，在η型 层33中，位于第一 ρ型区域36和第二 η型区域37之间的区域和位于前一区域和第一 ρ型 层32 (漂移区)之间的区域以及位于第一 ρ型区域36和第一 ρ型层32 (沟道区)之间的 区域没有被耗尽，并因此第一 η型区域35和第二 η型区域37通过η型层33相互电连接。 因此，电子从第一 η型区域35向第二 η型区域37迁移，由此电流流动。其间，当在负方向上增加的电压施加到栅极接触电极41时，上述的沟道区和漂移 区继续耗尽并且第一 η型区域35和第二 η型区域37相互电断开。因此，电子不会从第一 η型区域35向第二 η型区域37迁移，由此电流没有流动。现在将描述代表第二实施例中的半导体器件的JFET 3的制造方法。参考图11，在 本实施例中的JFET 3的制造方法中，首先，在步骤(S210)中，执行衬底准备步骤。具体地， 在步骤(S210)中，如图13所示，准备包含高浓度的η型杂质且由SiC构成的η型衬底31。 其后，在步骤(S220)中，执行外延生长步骤。具体地，例如，通过气相外延生长，在η型衬底 31的一个主表面上顺序形成由SiC构成的第一 ρ型层32、η型层33和第二 ρ型层34。在 气相外延生长中，例如，可以使用硅烷(SiH4)气体和丙烷(C3H8)气体作为源气体体，并且可 以采用氢(H2)气体作为载气。另外，例如，可以采用乙硼烷(B2H6)或三甲基铝(TMA)作为 用于形成P型层的P型杂质源，并且例如，可以采用氮气(N2)作为用于形成η型层的η型 杂质。因此，形成了含有诸如Al或B的ρ型杂质的第一 ρ型层32和第二 ρ型层34以及含 有诸如N的η型杂质的η型层33。接下来参考图11，在步骤(S230)中，执行沟槽部形成步骤。具体地，在步骤(S230) 中，如图14所示，沟槽部71被形成为从第二 ρ型层34的上表面34Α通过第二 ρ型层34延 伸到达η型层33。可以形成沟槽部71，使得例如在第二 ρ型层34的上表面34Α上形成在 将要形成沟槽部71的所希望位置处具有开口的掩模层，并且其后执行利用SF6气体的干法 蚀刻。接下来参考图11，在步骤(S240)中，执行离子注入步骤。具体地，在步骤(S240) 中，参考图14和15中，首先，例如，用CVD，在第二 ρ型层34的上表面34Α上以及沟槽部71 的底壁上形成由SiO2构成的氧化物膜。然后，在抗蚀剂涂敷到氧化物膜上之后，执行曝光和 显影，以由此在与第一η型区域35和第二η型区域37的所希望形状相一致的区域中形成具 有开口的抗蚀剂膜。然后，利用该抗蚀剂膜作为掩模，例如通过RIE，部分地去除氧化物膜， 并且在第二 P型层34的上表面34Α上形成具有开口图案的由氧化物膜形成的掩模层。其 后，去除上述的抗蚀剂膜，并且利用该掩模层作为掩模，执行η型层33和第二 ρ型层34中
16的离子注入。要注入的离子的类型包括例如P、N等。由此形成了通过第二 ρ型层34到达 η型层33的第一 η型区域35和第二 η型区域37。另外，在去除用于形成第一 η型区域35和第二 η型区域37的掩模层之后，根据类 似工序，在第二 P型层34的上表面34Α上以及沟槽部71的底壁上形成在与第一 ρ型区域 36和第二 ρ型区域43的所希望形状相一致的区域具有开口的掩模层。然后，利用该掩模层 作为掩模，执行第一 P型层32、η型层33和第二 ρ型层34中的离子注入。要注入的离子的 类型包括例如Α1、Β等。由此形成了通过第二 ρ型层34到达η型层33的第一 ρ型区域36 和从沟槽部71的底壁7IA通过η型层33到达第一 ρ型层32的第二 ρ型区域43。接下来参考图11，在步骤(S250)中，执行活性化退火步骤。具体地，在步骤(S250) 中，使η型衬底31在诸如氩的惰性气体的气氛中加热到1700°C并保持了 30分钟，以这种方 式使其中已完成了上述离子注入的具有第一 P型层32、η型层33和第二 ρ型层34的η型 衬底31受到活性化退火。因此，在步骤(S240)中引入的诸如P或Al的杂质被活性化并且 其可以用作η型杂质或ρ型杂质。接下来参考图11，在步骤(S260)中，执行氧化物膜形成步骤。具体地，在步骤 (S260)中，参考图16，执行热氧化处理，例如，其中在氧气氛中加热到1300°C左右的温度并 保持大约30分钟，使得形成了覆盖第二 ρ型层34的上表面34A以及沟槽部71的底壁7IA和 侧壁71B的、用作绝缘膜(场氧化物膜)的氧化物膜38。氧化物膜38具有例如大约0. 1 μ m
的厚度。接下来参考图11，在步骤(S270)中，执行欧姆电极形成步骤。在步骤(S270)中， 参考图12，首先，执行混合物膜形成步骤作为步骤(S271)。具体地，参考图17，首先，在抗蚀 剂涂敷到氧化物膜38上之后，执行曝光和显影，以由此形成具有与将要形成源极接触电极 39、栅极接触电极41、漏极接触电极42和电位保持接触电极44(见图10)的区域相一致的 开口 91A的抗蚀剂膜91。然后，利用抗蚀剂膜91作为掩模，例如，通过RIE，部分地去除热 氧化物膜15A。其后，通过执行例如用Ti、Al和Si同时溅射的混合溅射在抗蚀剂膜91上 以及通过抗蚀剂膜91暴露出的区域中形成含有Ti、Al和Si的混合物膜54。另外，作为去 除抗蚀剂膜91的结果，去除(剥离)抗蚀剂膜91上的混合物膜54，使得混合物膜54保持 与第一 η型区域35、第一 ρ型区域36、第二 η型区域37和第二 ρ型区域43接触。这里，在步骤(S271)中，优选形成含有Al在原子比方面是Ti的至少1. 58倍且至 多6. 33倍的混合物膜54。因此，可以更可靠地降低源极接触电极39和第一 η型区域35之 间的接触电阻、漏极接触电极42和第二 η型区域37之间的接触电阻以及栅极接触电极41 和第一 P型区域36之间的接触电阻。接下来参考图12，在步骤(S272)中，执行合金化步骤。具体地，参考图18，执行合 金化处理，其中在诸如Ar的惰性气体的气氛中加热到不低于550°C且不高于1200°C、优选 不低于900°C且不高于1100°C、例如1000°C的温度并且保持不长于10分钟、例如2分钟的 时间段。因此，在混合物膜54中包含的Ti、Al和Si以及在η型层33或第二 ρ型层34中 包含的C被合金化。结果，如图18所示，用作欧姆接触电极的源极接触电极39、栅极接触 电极41、漏极接触电极42和电位保持接触电极44被形成为分别与第一 η型区域35、第一 ρ型区域36、第二 η型区域37和第二 ρ型区域43的上表面接触。这里，在步骤(S84)中， 上述的加热优选在惰性气体、尤其是Ar和/或队以及氢的气体混合物中执行。因此，可以在制造成本被抑制和接触电阻被抑制的情况下制备源极接触电极39、栅极接触电极41和 漏极接触电极42。以上述的工序完成了步骤(S270)。接下来参考图11，在步骤(S280)中，执行互连形成步骤。具体地，在步骤(S280) 中，参考图10，形成了分别与源极接触电极39、栅极接触电极41和漏极接触电极42的上表 面接触的源极互连45、栅极互连46和漏极互连47。例如，通过形成在将要形成源极互连 45、栅极互连46和漏极互连47的所希望区域中具有开口的抗蚀剂层、气相沉积Al以及其 后与抗蚀剂层一起去除(剥离)抗蚀剂层上的Al，可以形成源极互连45、栅极互连46和漏 极互连47。接下来参考图11，在步骤(S290)中，执行钝化膜形成步骤。具体地，在步骤(290) 中，例如由SiO2构成的钝化膜64被形成为覆盖源电极61、栅电极62、漏电极63和氧化物 膜38的上表面。例如，可以用CVD形成该钝化膜64。通过上述步骤，完成了本实施例中的JFET 3。这里，在代表上述本实施例中的半 导体器件的JFET 3的制造方法中，由于源极接触电极39、栅极接触电极41和漏极接触电 极42可以用与含有Ti、Al和Si的相同材料形成，所以这些电极可以通过形成一次掩模来 同时形成。结果，本实施例中的JFET 3的制造方法可以实现制造工艺步骤数目减少和集成提尚。在上述的实施例中，在MOSFET的制造中，欧姆接触电极是通过形成Ti膜、Al膜和 Si膜以及之后使它们合金化来形成的，以及在JFET的制造中，欧姆接触电极被形成在形成 混合物膜以及之后使该混合物膜合金化的步骤中，然而，本发明中的半导体器件的制造方 法不限于此。在根据本发明的半导体器件的制造方法中，欧姆接触电极可以用各种方法形 成，包括上述的两种方法。另外，在上述的实施例中，借助根据本发明的半导体器件的实例描述了 MOSFET和 JFET，然而，根据本发明的半导体器件不限于此，并且诸如IGBT的其他半导体器件(绝缘栅 双极晶体管)和双极晶体管也是适用的。(第三实施例)现在将描述代表本发明的又一实施例的第三实施例。第三实施例中的半导体器件 被构造得与代表第一实施例中的半导体器件的MOSFET 1基本类似，实现了类似的效果，并 且可以类似地制造。第三实施例中的MOSFET 1的制造方法与第一实施例中的不同之处在 于欧姆电极形成步骤和漏电极形成步骤(见图2)。也就是说，参考图19、2和3，第三实施例中的欧姆接触电极形成步骤(S80)与第一 实施例中的不同之处在于作为步骤(S85)在Si膜形成步骤(S83)之后和合金化步骤(S84) 之前执行Pt膜形成步骤。具体地，在第三实施例中的欧姆电极形成步骤(S80)和漏电极形 成步骤(S90)中，首先，与第一实施例一样执行步骤(S81)至(S83)。然后，在步骤(S85) 中，如图20所示，在步骤(S83)中形成的Si膜53上进一步形成由钼构成的Pt膜55。该Pt 膜55可以通过例如溅射形成，与Ti膜51等的情况一样。然后，参考图21，与第一实施例一 样，作为去除抗蚀剂膜91的结果，去除(剥离)抗蚀剂膜91上的Ti膜51、Al膜52、Si膜 53和Pt膜55，并且Ti膜51、Al膜52、Si膜53和Pt膜55保留在通过热氧化物膜15A暴 露出的第二主表面12B上以及与rTSiC层12相对的n+SiC衬底11的主表面上。其后，与执 行第一实施例的工艺相类似，完成了第三实施例中的MOSFET 1的制造方法。
与本实施例一样，通过进一步在Si膜53上形成Pt膜55以及然后执行合金化步 骤(S84)，进一步抑制了步骤(S84)中的Ti膜51和Al膜52的氧化，使得可以以稳定的方 式制备实现接触电阻进一步降低的源接触电极16和漏电极20。(第四实施例)现在将描述代表本发明另一实施例的第四实施例。第四实施例中的半导体器件被 构造得与代表第二实施例中的半导体器件的JFET 3基本类似，实现了类似的效果，并且可 以类似地制造。第四实施例中的JFET 3的制造方法与第二实施例的不同之处在于欧姆电 极形成步骤(见图11)。也就是说，参考图22、11和12，第四实施例中的欧姆接触电极形成步骤(S270)与 第二实施例的不同之处在于在混合物膜形成步骤(S271)之后和在合金化步骤(S272)之前 执行Pt膜形成步骤作为步骤(S273)。具体地，在第四实施例的欧姆电极形成步骤(S270) 中，首先，与第二实施例一样，执行步骤(S271)。然后，在步骤(S273)中，如图23所示，在步 骤(S271)中形成的混合物膜54上进一步形成由钼构成的Pt膜55。例如，可以通过溅射形 成该Pt膜55。然后，与第一实施例一样，作为去除抗蚀剂膜91的结果，去除(剥离)了抗 蚀剂膜91上的混合物膜54和Pt膜55，并且混合物膜54和Pt膜55保留在第一 η型区域 35、第一 ρ型区域36、第二 η型区域37和第二 ρ型区域43上。其后，与执行第二实施例中 的工艺类似，完成了第四实施例中的JFET 3的制造方法。与本实施例一样，通过进一步在混合物膜54上形成Pt膜55以及然后执行合金化 步骤(S272)，进一步抑制了步骤(S272)中的Ti和Al的氧化，使得可以以稳定的方式制备 实现接触电阻进一步降低的源极接触电极41和漏极接触电极42。(实例1)在下文将描述本发明的实例1。进行了实验，用于比较含有在根据本发明的半导 体器件中包含的Ti、Al和Si的欧姆接触电极(TiAlSi ；实例)和SiC层之间的接触电阻与 代表本发明范围之外的常规欧姆接触电极的Ni和Ti/Al (比较例)和SiC层之间的接触电 阻。实验中的工序如下。首先，准备了 SiC衬底，并且通过离子注入在SiC衬底中形成了含有6X IO19CnT3 浓度的代表η型杂质的P (磷)的η型SiC区域和含有5 X IO19cnT3浓度的代表ρ型杂质的 Al(铝)的ρ型SiC区域。然后，用与上述的第一实施例类似的方法，含有Ti、Al和Si的 欧姆接触电极被形成为与η型SiC区域和ρ型SiC区域接触，并且测量了接触电阻率(实 例)。为了比较，由Ni构成的电极和由Ti/Al构成的电极还被形成为与η型SiC区域和ρ 型SiC区域接触并且测量了接触电阻率(比较实例)。测量结果示于了表1中。表 权利要求
1.一种半导体器件(1、3)，包括 衬底(11、31)SiC层(12、34)，所述SiC层(12、34)形成在所述衬底(11、31)上且由碳化硅构成；以及电极(22、61、63)，所述电极(22、61、63)被布置成与所述SiC层(12、34)相接触， 所述SiC层(12、34)包括具有η导电类型的η型区域(14、35、37)，以及 所述电极(22、61、63)包括被布置成与所述η型区域(14、35、37)相接触且含有钛、铝 和硅的欧姆接触电极(16、39、42)。
2.根据权利要求1所述的半导体器件(1、3)，其中，在原子比方面，所述欧姆接触电极(16、39、42)含有的铝是钛的至少1.58倍且至多 6. 33 倍。
3.根据权利要求1所述的半导体器件(1)，其中，所述SiC层(12)进一步包括具有P导电类型的P型区域(18)，以及 所述欧姆接触电极(16)被布置成从与所述η型区域(14)相接触的区域延伸到与所述 P型区域(18)相接触的区域。
4.根据权利要求1所述的半导体器件(3)，进一步包括与所述电极(61、63)不同的另 一电极(62)，其布置成与所述SiC层(34)相接触，其中，所述SiC层(34)进一步包括具有ρ导电类型的ρ型区域(36)，以及 所述另一电极(62)包括与所述欧姆接触电极(39、42)不同的另一欧姆接触电极(41)， 其布置成与所述P型区域(36)相接触并且含有钛、铝和硅。
5.根据权利要求4所述的半导体器件(3)，其中，在原子比方面，所述另一欧姆接触电极(41)含有的铝是钛的至少1.58倍且至多6. 33倍。
6.一种制造半导体器件(1、3)的方法，包括以下步骤 准备衬底(11、31)；在所述衬底(11、31)上，形成由碳化硅构成的且包含具有η导电类型的η型区域(14、 35,37)的 SiC 层(12,34)以及形成电极(22、61、63)与所述SiC层(12,34)相接触，并且形成电极(22、61、63)的所述步骤包括形成被布置为与所述η型区域(14、35、37)相接 触的且含有钛、铝和硅的欧姆接触电极(16、39、42)的步骤。
7.根据权利要求6所述的制造半导体器件(1、3)的方法，其中， 形成欧姆接触电极(16、39、42)的所述步骤包括以下步骤 在所述η型区域(14、35、37)上形成由钛构成的Ti层(51)， 在所述Ti层(51)上形成由铝构成的Al层(52)，在所述Al层(52)上形成由硅构成的Si层(53)，以及，通过加热所述Ti层(51)、所述Al层(52)和所述Si层(53)生成含有钛、铝和硅的合金。
8.根据权利要求7所述的制造半导体器件(1、3)的方法，其中，在形成Al层(52)的所述步骤中，形成厚度是所述Ti层(51)的至少1.5倍且至多6倍的所述Al层(52)。
9.根据权利要求7所述的制造半导体器件(1、3)的方法，其中，在生成合金的所述步骤中，在惰性气体和氢的气体混合物中加热所述Ti层(51)、所述 Al层(52)和所述Si层(53)。
10.根据权利要求7所述的制造半导体器件(1)的方法，其中，形成欧姆接触电极(16)的所述步骤进一步包括在生成合金的所述步骤之前在所述Si 层(53)上形成由钼构成的Pt层(55)的步骤。
11.根据权利要求6所述的制造半导体器件(3)的方法，其中，形成欧姆接触电极(39、42)的所述步骤包括以下步骤在所述η型区域(35、37)上形成含有钛、铝和硅的混合层(54)，以及通过加热所述混合层(54)生成含有钛、铝和硅的合金。
12.根据权利要求11所述的制造半导体器件(3)的方法，其中，在形成混合层(54)的所述步骤中，在原子比方面，所述混合层(54)被形成为含有的铝 是钛的至少1. 58倍且至多6. 33倍。
13.根据权利要求11所述的制造半导体器件(3)的方法，其中，在生成合金的所述步骤中，在惰性气体和氢的气体混合物中加热所述的混合层(54)。
14.根据权利要求11所述的制造半导体器件的方法，其中，形成欧姆接触电极(39、42)的所述步骤进一步包括在生成合金的所述步骤之前在所 述混合层(54)上形成由钼构成的Pt层(55)的步骤。
15.根据权利要求6所述的制造半导体器件(1)的方法，其中，在形成SiC层(12)的所述步骤中，形成进一步包括具有ρ导电类型的ρ型区域(18) 的SiC层(12)，以及在形成欧姆接触电极(16)的所述步骤中，所述欧姆接触电极(16)被形成为从与所述 η型区域(14)相接触的区域延伸到与所述ρ型区域(18)相接触的区域。
16.根据权利要求6所述的制造半导体器件(3)的方法，进一步包括形成与所述电极 (61,63)不同的以与所述SiC层(34)相接触的另一电极(62)的步骤，其中，在形成SiC层(34)的所述步骤中，形成进一步包括具有ρ导电类型的ρ型区域(36) 的 SiC 层(34)，形成另一电极(62)的所述步骤进一步包括形成与所述欧姆接触电极(39、42)不同的 另一欧姆接触电极(41)的步骤，其布置成与所述ρ型区域(36)相接触且含有钛、铝和硅， 以及同时执行形成欧姆接触电极(39、42)的所述步骤和形成另一欧姆接触电极(41)的所 述步骤。
全文摘要
MOSFET 1，其包括n+SiC衬底(11)、在n+SiC衬底(11)上形成的n-SiC层(12)以及布置成与n-SiC层(12)接触的源电极(22)，该MOSFET代表一半导体器件，该半导体器件通过包括能够在充分抑制接触电阻的情况下与p型SiC区域和n型SiC区域中的任一个相接触的电极而能够实现减少制造工艺步骤数目和提高集成度。n-SiC层(12)包括具有n导电类型的n+源区(14)。源电极(22)包括布置成与n+源区(14)接触且含有Ti、Al和Si的源接触电极(16)。
文档编号H01L21/28GK102007595SQ20098011324
公开日2011年4月6日 申请日期2009年4月9日 优先权日2008年4月15日
发明者玉祖秀人 申请人:住友电气工业株式会社