专利名称：Esd高压dmos器件及其制造方法
技术领域：
本发明涉及半导体集成电路制造领域，特别是涉及一种ESD高压DMOS器件，本发 明还涉及一种ESD高压DMOS器件的制造方法。
背景技术：
在B⑶工艺中，高压ESD器件的设计与制作是整个工艺的重要部分，也是难点之 一，主要原因是一、要准确设计ESD高压器件的触发电压，不能高于内部电路中器件的击 穿电压，确保ESD器件对电路的有效保护；二、仔细设计器件中的杂质分布，优化器件中电 场分布，尽可能在ESD触发时漂移区的最大电场远离表面，从而避免触发时对栅氧的损伤 而引发漏电；三、尽可能减小ESD器件的导通电阻，增强器件对静电的泻放能力。低压ESD器件通常是通过在漏端注入同型或异型杂质，改变漏端结的击穿电压， 以增强ESD器件能力。但对于高压ESD器件，漏端的击穿已经不再由源漏注入条件决定，而 是取决于漂移区的离子注入，因为漂移区的注入深度远大于源漏离子注入。因此只有通过 改变漂移区的杂质分布才能调节高压ESD能力。然而通过在漂移区注入中增加注入剂量通 常不能实现ESD器件优化，这是由于漂移区的杂质都需要通过高温推进过程，增加注入剂 量的结果是在推进后漂移区表面和内部浓度都有提高，这样会增加触发时漂移区的表面电 场，使栅氧较易损坏。
发明内容
本发明所要解决的技术问题是提供一种ESD高压DMOS器件，能有效降低器件的触 发电压、减小漂移区电阻和器件的导通电阻，还能减小漂移区表面电场强度、保护栅氧；为 此本发明还提供一种ESD高压DMOS器件的制造方法。为解决上述技术问题，本发明提供的ESD高压DMOS器件，包括一漂移区，具有第 一导电类型，为在一第一导电类型的硅外延层中注入第一导电类型离子形成，所述硅外延 层形成在一第一导电类型的埋层上，所述埋层形成在一第二导电类型的衬底上；一沟道区， 具有第二导电类型，为形成在所述漂移区表面部分区域中的一离子注入区；一漏区，具有第 一导电类型，形成在所述漂移区表面部分区域中，所述漏区与沟道区间隔离有一场氧化层 和表面部分漂移区；一源区，具有第一导电类型，形成在所述沟道区的表面部分区域中；一 多晶硅栅，通过一栅氧化层和所述沟道区以及漂移区隔离，所述多晶硅栅覆盖了全部沟道 区表面和部分场氧化层以及所述沟道区和场氧化层间的漂移区；一 ESD离子注入区，具有 第一导电类型，形成于所述场氧化层正下方的部分漂移区中，是通过在所述埋层中注入第 一导电类型离子，并通过退火推进扩散进入所述漂移区中，所述ESD离子注入区在所述埋 层到所述场氧化层底部间具有浓度逐渐递减的杂质分布。对于ESD高压P型DMOS器件，所述第一导电类型为P型、第二导电类型为N型，所 述ESD离子注入的杂质为硼；对于ESD高压N型DMOS器件，所述第一导电类型为N型、第 二导电类型为P型，当所述ESD高压N型DMOS器件的工作电压大于20V时，所述ESD离子注入的杂质为磷，当所述ESD高压N型DMOS器件的工作电压小于20V时，所述ESD离子注入的杂质为磷或砷。所述ESD离子注入的剂量范围为lel4 lel5Cm_2、能量范围为30 200keV。所述ESD离子注入的剂量具体值由所述ESD高压DMOS器件的触发电压决定，剂量 越高，触发电压越低，所述ESD高压DMOS器件的导通电阻越低。本发明提供的ESD高压DMOS器件的制造方法，包括如下步骤步骤一、在第二导电类型的衬底上注入第一导电类型的离子形成一埋层；步骤二、在所述埋层的选定区域中进行ESD离子注入，所述选定区域为场氧化层 形成区域的正下方；步骤三、生长一第一导电类型的硅外延层；步骤四、第一导电类型的离子注入并退火扩散形成漂移区，所述ESD离子注入区 在退火扩散过程中形成一从所述埋层到所述漂移区表面的浓度逐渐递减的杂质分布；步骤五、制作隔离区，形成场氧化层；步骤六、在所述漂移区的部分区域中注入第二导电类型的离子形成沟道区；步骤七、在形成有所述沟道区、漂移区和场氧化层的衬底上形成栅氧化层；步骤八、在所述栅氧化层上淀积多晶硅并刻蚀形成多晶硅栅，所述多晶硅栅的一 侧覆盖部分所述场氧化层，另一侧覆盖了部分所述沟道区；步骤九、淀积并刻蚀形成所述多晶硅栅的氮化硅侧墙；步骤十、用所述多晶硅栅和所述场氧化层为屏蔽层进行离子注入形成源漏区，所 述源区形成在所述沟道区中，所述漏区形成在所述场氧化层的旁侧漂移区中。对于ESD高压P型DMOS器件，所述第一导电类型为P型、第二导电类型为N型，步 骤二中所述ESD离子注入的杂质为硼；对于ESD高压N型DMOS所述第一导电类型为N型、 第二导电类型为P型，在所述ESD高压N型DMOS器件的工作电压大于20V时，步骤二中所 述ESD离子注入的杂质为磷，所述ESD高压N型DMOS器件的工作电压小于20V时，步骤二 中所述ESD离子注入的杂质为磷或砷。步骤二中所述ESD离子注入的剂量范围为lel4 lel5cnT2、能量范围为30 200keV。本发明通过在ESD高压器件的漂移区下方的埋层中进行ESD离子注入，通过在以 后的热过程中纵向和横向扩散，改变漂移区的杂质分布，形成在漂移区中在所述埋层到所 述场氧化层底部间由内向外逐渐递减的杂质分布，能有效降低漂移区的表面电场，保证ESD 器件在工作时不易损伤栅氧。本发明还能通过漂移区总的掺杂浓度的提高减小器件的击穿 电压，从而减小ESD器件的触发电压，并能减小漂移区电阻和器件的导通电阻。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是本发明实施例的结构示意图；图2A-图21是本发明实施例在制造过程中的结构示意图；图3是现有高压N型DMOS器件与本发明实施例的有源区掺杂示意图；图4是TCAD模拟的现有N型高压DMOS器件和本发明实施例在不同ESD注入条件 下漂移区横向和纵向磷的浓度分布图。
具体实施例方式如图1所示，为本发明实施例的结构示意图，本发明实施例为一ESD高压N型DMOS 器件，包括一 N型轻掺 杂(N-)漂移区305，在N-硅外延层304中注入N型轻掺杂离子形成， 所述硅外延层304形成在N型重掺杂(N+)埋层302上，所述埋层302形成在P型衬底301 上。一 P型沟道区307，为形成在所述漂移区305表面部分区域中的一 P型离子注入区。一 N+漏区311，形成在所述漂移区305表面部分区域中，所述漏区311与所述沟道 区307间隔离有一场氧化层306和表面部分漂移区305。一 N+源区312，形成在所述沟道区307的表面部分区域中。一多晶硅栅309，通过一栅氧化层308和所述沟道区307以及漂移区305隔离，所 述多晶硅栅309覆盖了全部沟道区307表面和部分场氧化层306以及所述沟道区307和场 氧化层306间的漂移区305。在所述多晶硅309的两侧形成有氮化硅侧墙310。一 N型ESD离子注入区303，形成于所述场氧化层306正下方的部分漂移区中，是 通过在所述埋层302中注入磷离子，并通过退火推进扩散进入所述漂移区305中，所述ESD 离子注入区303在所述埋层302到所述场氧化层306底部间具有浓度逐渐递减的杂质分 布。所述ESD离子注入区303的磷离子注入的剂量范围为lel4 le15cm_2、能量范围 为30 200keV。在所述ESD高压N型DMOS器件的工作电压小于20V时，所述ESD离子注 入区303的注入杂质也能为砷离子。所述ESD离子注入区303的杂质离子注入的剂量具体 值由所述N型ESD高压DMOS器件的触发电压决定，剂量越高，触发电压越低，所述N型ESD 高压DMOS器件的导通电阻越低。如图2A到图21所示，为本发明实施例在制造过程中的结构示意图，本发明实施例 的ESD高压N型DMOS器件的制造方法，包括如下步骤步骤一、在P型衬底301上注入锑离子形成N+埋层302。步骤二、在所述P型埋层302的选定区域中进行ESD离子注入形成ESD离子注入 区303，所述选定区域为场氧化层形成区域的正下方。步骤三、生长一 N-硅外延层304。步骤四、N型轻掺杂离子注入并退火扩散形成N-漂移区305，所述ESD离子注入区 303在退火扩散过程中形成一从所述埋层302到所述漂移区305表面的浓度逐渐递减的杂 质分布。步骤五、制作隔离区，形成场氧化层306。步骤六、在所述漂移区305的部分区域中注入P型离子形成P型沟道区307。步骤七、在形成有所述沟道区307、漂移区305和场氧化层306的衬底上形成栅氧 化层308 ；步骤八、在所述栅氧化层308上淀积多晶硅并刻蚀形成多晶硅栅309，所述多晶硅 栅309的一侧覆盖部分所述场氧化层306，另一侧覆盖了部分所述沟道区307 ；步骤九、淀积并刻蚀形成所述多晶硅栅309的氮化硅侧墙310 ；
步骤十、用所述多晶硅栅309和所述场氧化层306为屏蔽层进行离子注入形成N+ 源区312和N+漏区311，所述源区312形成在所述沟道区307中，所述漏区311形成在所述 场氧化层306的旁侧漂移区305中。在所述ESD高压N型DMOS器件的工作电压大于20V时，步骤二中所述ESD离子注 入的杂质为磷，所述的ESD高压N型DMOS器件的工作电压小于20V时，步骤二中所述ESD 离子注 入的杂质为磷或砷。步骤二中所述ESD离子注入的剂量范围为lel4 lel5CnT2、能 量范围为30 200keV。所述ESD离子注入的剂量具体值由所述ESD高压DMOS器件的触发 电压决定，剂量越高，触发电压越低，所述ESD高压DMOS器件的导通电阻越低。如图3所示，为现有N型高压N型DMOS器件与本发明实施例的有源区掺杂示意图， 图3(a)对应于现有高压N型DMOS器件的有源区掺杂示意图，图3 (b)对应于本发明实施例 的有源区掺杂示意图。在本发明实施例的ESD高压N型DMOS器件的漂移区正下方所对应的 埋层上选择进行ESD磷或砷注入，并经过漂移区推进的热过程实现ESD注入杂质的扩散，对 漂移区进行再掺杂。经过纵向扩散，实现漂移区由内向表面逐渐递减的N型杂质分布，这样 的杂质分布决定器件工作时的最大电场向体内推进，避免表面电场强度过大造成的栅氧化 层损伤；经过横向扩散，适当降低了漂移区与沟道之间结的击穿电压，从而减小该N型ESD 高压DMOS器件的触发电压，使得ESD高压N型DMOS器件的触发电压略小于现有高压N型 DMOS器件的击穿电压，有效保护内部电路。如图4所示，TCAD模拟的现有高压N型DMOS器件和本发明实施例在不同ESD 注入条件下漂移区横向和纵向磷的浓度分布图，其中无ESD注入(No ESD implant)对 应于现有高压N型DMOS器件，本发明实施例有两个不同的磷离子注入条件分布为ESD Plel4_60/0、ESD :Plel5_60/0。三种条件下的器件结构如图4的上半部分所示，并分别在其 中标出了切线1、切线2和切线3，切线为1为一竖直线并对应于沟道区和场氧化层间的漂 移区中的纵向杂质分布，这里横向定义为沟道方向，纵向定义为垂直沟道的方向；切线2为 一竖直线并对应于场氧化层下的漂移区中的纵向杂质分布；切线3为一水平直线并对应于 场氧化层深度处的器件的横向杂质分布。如图4的下半部分所示，为各切线对应位置处则 杂质分布曲线，对比可以看出，如果不作ESD离子注入，漂移区的N型杂质浓度分布从内部 向表面逐渐递增，但加入ESD离子注入以后，漂移区的N型杂质浓度分布从内部向表面逐渐 递减，而且ESD注入剂量越大，递减越快，这样的杂质分布有利于表面电场降低。TCAD还模拟了如图4所示的三种不同ESD离子注入条件下的40V/5VESD高压N型 DMOS器件特性，如表一所示，可以看出，ESD离子注入几乎不会改变沟道区掺杂，也就不会 改变阈值电压，但随着ESD离子注入剂量的增加，DMOS的饱和电流显著增大，击穿电压则明 显减小。可见ESD离子注入可调节ESD器件的触发电压，改善ESD器件的静电泻放能力。
ESD离子注入条件阈值电压(V) I饱和电流(μ A/ μ m) I击穿电压(V)
065？70508
Plel4—60/00 65395 Τ
权利要求
1.一种ESD高压DMOS器件，包括一漂移区，具有第一导电类型，为在一第一导电类型的硅外延层中注入第一导电类型 离子形成，所述硅外延层形成在一第一导电类型的埋层上，所述埋层形成在一第二导电类 型的衬底上；一沟道区，具有第二导电类型，为形成在所述漂移区表面部分区域中的一离子注入区；一漏区，具有第一导电类型，形成在所述漂移区表面部分区域中，所述漏区与沟道区间 隔离有一场氧化层和表面部分漂移区；一源区，具有第一导电类型，形成在所述沟道区的表面部分区域中； 一多晶硅栅，通过一栅氧化层和所述沟道区以及漂移区隔离，所述多晶硅栅覆盖了全 部沟道区表面和部分场氧化层以及所述沟道区和场氧化层间的漂移区；其特征在于，还包括一 ESD离子注入区，具有第一导电类型，形成于所述场氧化层正 下方的部分漂移区中，是通过在所述埋层中注入第一导电类型离子，并通过退火推进扩散 进入所述漂移区中，所述ESD离子注入区在所述埋层到所述场氧化层底部间具有浓度逐渐 递减的杂质分布。
2.如权利要求1所述的ESD高压DMOS器件，其特征在于对于ESD高压P型DMOS器 件，所述第一导电类型为P型、第二导电类型为N型，所述ESD离子注入的杂质为硼；对于 ESD高压N型DMOS器件，所述第一导电类型为N型、第二导电类型为P型，当所述ESD高压 N型DMOS器件的工作电压大于20V时，所述ESD离子注入的杂质为磷，当所述ESD高压N型 DMOS器件的工作电压小于20V时，所述ESD离子注入的杂质为磷或砷。
3.如权利要求1或2所述的ESD高压DMOS器件，其特征在于所述ESD离子注入的剂 量范围为lel4 lel5cnT2、能量范围为30 200keV。
4.如权利要求1或2或3所述的ESD高压DMOS器件，其特征在于所述ESD离子注入 的剂量具体值由所述ESD高压DMOS器件的触发电压决定，剂量越高，触发电压越低，所述 ESD高压DMOS器件的导通电阻越低。
5.一种ESD高压DMOS器件的制造方法，其特征在于，包括如下步骤 步骤一、在第二导电类型的衬底上注入第一导电类型的离子形成一埋层；步骤二、在所述埋层的选定区域中进行ESD离子注入，所述选定区域为场氧化层形成 区域的正下方；步骤三、生长一第一导电类型的硅外延层；步骤四、第一导电类型的离子注入并退火扩散形成漂移区，所述ESD离子注入区在退 火扩散过程中形成一从所述埋层到所述漂移区表面的浓度逐渐递减的杂质分布； 步骤五、制作隔离区，形成场氧化层；步骤六、在所述漂移区的部分区域中注入第二导电类型的离子形成沟道区； 步骤七、在形成有所述沟道区、漂移区和场氧化层的衬底上形成栅氧化层； 步骤八、在所述栅氧化层上淀积多晶硅并刻蚀形成多晶硅栅，所述多晶硅栅的一侧覆 盖部分所述场氧化层，另一侧覆盖了部分所述沟道区； 步骤九、淀积并刻蚀形成所述多晶硅栅的氮化硅侧墙；步骤十、用所述多晶硅栅和所述场氧化层为屏蔽层进行离子注入形成源漏区，所述源区形成在所述沟道区中，所述漏区形成在所述场氧化层的旁侧漂移区中。
6.如权利要求5所述的ESD高压DMOS器件的制造方法，其特征在于对于ESD高压P 型DMOS器件，所述第一导电类型为P型、第二导电类型为N型，步骤二中所述ESD离子注入 的杂质为硼；对于ESD高压N型DMOS所述第一导电类型为N型、第二导电类型为P型，在 所述ESD高压N型DMOS器件的工作电压大于20V时，步骤二中所述ESD离子注入的杂质为 磷，所述ESD高压N型DMOS器件的工作电压小于20V时，步骤二中所述ESD离子注入的杂 质为磷或砷。
7.如权利要求5或6所述的ESD高压DMOS器件，其特征在于步骤二中所述ESD离子 注入的剂量范围为lel4 lel5cnT2、能量范围为30 200keV。
8.如权利要求5或6或7所述的ESD高压DMOS器件，其特征在于所述ESD离子注入 的剂量具体值由所述ESD高压DMOS器件的触发电压决定，剂量越高，触发电压越低，所述 ESD高压DMOS器件的导通电阻越低。
全文摘要
本发明公开了一种ESD高压DMOS器件，包括一ESD离子注入区，形成于场氧化层正下方的部分漂移区中，是通过在埋层中注入杂质离子，并通过退火推进扩散进入所述漂移区中，ESD离子注入区在埋层到场氧化层底部间具有浓度逐渐递减的杂质分布。本发明还公开该ESD高压DMOS器件的制造方法。本发明能有效降低器件的触发电压、减小漂移区电阻和器件的导通电阻，还能减小漂移区表面电场强度、保护栅氧。
文档编号H01L29/36GK102130163SQ20101002728
公开日2011年7月20日 申请日期2010年1月18日 优先权日2010年1月18日
发明者钱文生 申请人:上海华虹Nec电子有限公司