专利名称：一种esd器件的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种可减小器件尺寸的ESD器件。
背景技术：
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，集成电路中的 MOS元件都采用LDD结构(Lightly Doped Drain)，并且硅化物工艺已广泛应用于MOS元件 的扩散层上，同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。此外 随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大 幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些工艺的改进带来了 一个很大的弊端，即深亚微米集成电路更容易遭受到静电冲击而失效，从而造成产品的可 靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或 几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦 耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能 稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。二氧化 硅的介电强度近似为8X 106V/cm，因此厚度为IOnm的栅氧击穿电压约为8V左右，尽管该击 穿电压比3. 3V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过 8V;而且随着多晶硅金属化(Polyside)、扩散区金属化(Silicide)、多晶硅与扩散区均金 属化(Salicid)等新工艺的使用，器件的寄生电阻减小，ESD保护能力大大减弱。ESD是指静电放电(Electrostatic Discharge,简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型人体模型HBM (Human Body Model)、机器模型 MM (Machine Model)和带电器件模型 CDM (charged Device Model)和电 场感应模型FIM (Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬 间放电电流;MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产 生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。ESD引起的失效原因主要有2种热失效和电失效。局部电流集中而产生的大量的 热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅 氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。 ESD引起的失效有3种失效模式，分别是硬失效、软失效以及潜在失效，所谓硬失效是指物 质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。为了防止集成电路产品因ESD而造成失效，集成电路产品通常必须使用具有高性 能、高耐受力的ESD保护器件。MOS管作为ESD防护器件广泛被业界采用，为了提高ESD性 能，目前采取的办法是增加ESD注入(ESD implant)及金属硅化物阻挡层SAB/SB (Salicide Blocking)等方法。ESD implant可以选择掺杂类型，常用的元素有硼(Boron)和砷 (Arsenic)或磷(Phosphorus)。硼为受主杂质P+，砷和磷为施主杂质N+。某些代工厂只提 供掺硼元素的ESD implant，所以又称为PESD。SAB工艺增加一张掩模版定义Salicide区域，然后通过溅射钴(cobalt)与硅(silicon)界面反应，形成金属化区域。这样，有SAB阻挡的区域就没有金属化而保持高阻状态，静电放电时经过大电阻时产生大的压降，同时电 流减小，达到提高ESD的保护能力。现有的ESD器件的版图及结构示意图请参考图1以及图2，其中图1为现有的ESD 器件的版图示意图，图2为现有的ESD器件的结构示意图，如图1至图2所示，该ESD器件 为制作在P阱100中的NMOS器件，在N+掺杂形成源区101及漏区103后进行了 PESD掺杂， 形成ESD区域104，并且在栅极101多晶硅及扩散区金属化时，增加一张掩模版定义SAB区 域105。为了提高该ESD器件的抗静电能力，通常需要增加SAB区域105的宽度X来获得高 的电阻，从而可以承受高的静电。但是SAB区域105的宽度X太大会造成器件面积太大，器 件面积的增加增大了 IC设计的成本。因此，如何获得一种器件面积小、抗静电能力强的ESD器件已成为业界亟待解决 的技术问题。
发明内容
本发明的目的在于提供一种ESD器件，以解决现有的ESD器件占用面积太大，成本 太高的问题。为解决上述问题，本发明提出一种ESD器件，所述ESD器件包括半导体衬底；第一导电类型的半导体阱区；在所述第一导电类型的半导体阱区上定义的多晶硅栅极；在所述第一导电类型的半导体阱区上的栅极两侧，重掺杂形成的第二导电类型的 源区和漏区；在所述漏区外围的半导体阱区上注入形成的第一导电类型的ESD区域；在所述漏区两端注入形成的第一导电类型的补偿区；以及在所述多晶硅栅极与所述源区及部分漏区上形成金属化的硅化物。可选的，所述ESD器件为NMOS器件。可选的，所述第一导电类型的半导体阱区为P型阱区，所述第二导电类型的源区 和漏区为N+型的源区和漏区。可选的，形成所述第一导电类型的ESD区域的方式为PESD注入。可选的，所述第一导电类型的补偿区为P—型补偿区。可选的，所述第一导电类型的补偿区的扩散深度小于所述漏区的扩散深度。本发明所提供的ESD器件通过在漏区两端注入形成与漏区导电类型相反的补偿 区，从而可以在较小的漏极宽度下获得较高的电阻，提高了 ESD器件的抗静电能力，节约了 芯片的面积，降低了成本。
图1为现有的ESD器件的版图示意图；图2为现有的ESD器件的结构示意图；图3为本发明提供的ESD器件的版图示意图4为本发明提供的ESD器件的结构示意图。
具体实施例方式以下结合附图和具体实施例对本发明提出的ESD器件作进一步详细说明。根据下 面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的 形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。本发明的核心思想在于，提供一种ESD器件，所述ESD器件通过在漏区两端注入形 成与漏区导电类型相反的补偿区，从而可以在较小的漏极宽度下获得较高的电阻，提高了 ESD器件的抗静电能力，节约了芯片的面积，降低了成本。请参考图3和图4，其中，图3为本发明提供的ESD器件的版图示意图，图4为本发 明提供的ESD器件的结构示意图，如图3至图4所示，所述ESD器件包括半导体衬底；第一导电类型的半导体阱区200 ；在所述第一导电类型的半导体阱区200上定义的多晶硅栅极201 ；在所述第一导电类型的半导体阱区200上的多晶硅栅极202两侧，重掺杂形成的 第二导电类型的源区201和漏区203 ；在所述漏区203外围的半导体阱区200上注入形成的第一导电类型的ESD区域 204 ；在所述漏区203两端注入形成的第一导电类型的补偿区206 ；以及在所述多晶硅栅极202与所述源区201及部分漏区203上形成金属化的硅化物， 所述漏区上未形成金属化硅化物的区域SAB205的宽度为X2。其中，所述第一导电类型的补偿区206是通过P+注入形成的P_型补偿区，其扩散 深度小于所述漏区203的扩散深度，例如，所述漏区203的扩散深度为0. 2 μ m，所述补偿区 206的扩散深度为0. 1 μ m。在本发明的一个具体实施例中，所述ESD器件为NMOS器件，所述第一导电类型的 半导体阱区为P型阱区，所述第二导电类型的源区和漏区为N+型的源区和漏区。在本发明的一个具体实施例中，形成所述第一导电类型的ESD区域的方式为PESD注入。一般的，对于0. 18 μ m的半导体工艺来说，采用现有的ESD器件结构，所述SAB105 的最小宽度X1为1.72 μ m，而采用本发明所提供的ESD器件结构，在保持相同的抗静电能力 下，所述补偿区206的最小宽度为0. 44 μ m,所述SAB205的最小宽度X2为0. 43 μ m,所述ESD 区域204的最小宽度为0. 4 μ m。因此采用本发明所提供的ESD器件，在相同的抗静电能力 下，所述SAB的最小宽度可从1. 72 μ m减小到低于1 μ m。综上所述，本发明提供了一种ESD器件，所述ESD器件通过在漏区两端注入形成 与漏区导电类型相反的补偿区，从而可以在较小的漏极宽度下获得较高的电阻，提高了 ESD 器件的抗静电能力，节约了芯片的面积，降低了成本。显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神 和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之 内，则本发明也意图包含这些改动和变型在内。
权利要求
一种ESD器件，其特征在于，包括半导体衬底；第一导电类型的半导体阱区；在所述第一导电类型的半导体阱区上定义的多晶硅栅极；在所述第一导电类型的半导体阱区上的栅极两侧，重掺杂形成的第二导电类型的源区和漏区；在所述漏区外围的半导体阱区上注入形成的第一导电类型的ESD区域；在所述漏区两端注入形成的第一导电类型的补偿区；以及在所述多晶硅栅极与所述源区及部分漏区上形成金属化的硅化物。
2.如权利要求1所述的ESD器件，其特征在于，所述ESD器件为NM0S器件。
3.如权利要求2所述的ESD器件，其特征在于，所述第一导电类型的半导体阱区为P型 阱区，所述第二导电类型的源区和漏区为矿型的源区和漏区。
4.如权利要求2所述的ESD器件，其特征在于，形成所述第一导电类型的ESD区域的方 式为PESD注入。
5.如权利要求2所述的ESD器件，其特征在于，所述第一导电类型的补偿区为P—型补偿区。
6.如权利要求2所述的ESD器件，其特征在于，所述第一导电类型的补偿区的扩散深度 小于所述漏区的扩散深度。
全文摘要
本发明公开了一种ESD器件，所述ESD器件通过在漏区两端注入形成与漏区导电类型相反的补偿区，从而可以在较小的漏极宽度下获得较高的电阻，提高了ESD器件的抗静电能力，节约了芯片的面积，降低了成本。
文档编号H01L23/60GK101800246SQ20101012366
公开日2010年8月11日 申请日期2010年3月12日 优先权日2010年3月12日
发明者张昊 申请人:上海宏力半导体制造有限公司