专利名称：半导体器件及其制造方法
技术领域：
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及包 含隔离层的半导体器件，以及形成半导体器件的隔离层的方法。
背景技术：
半导体器件包括用于将器件彼此隔离的隔离层。随着半导体器件的高集成化，传 统的用于形成隔离层的硅局部氧化(L0C0Q工艺正在接近其极限。因此，取而代之使用的 是利用浅沟槽隔离(STI)工艺来形成隔离层的方法。下文中，将结合附图描述形成半导体器件的隔离层的常规方法。图IA至ID是形成半导体器件的隔离层的常规方法的截面图。参见图1A，提供了 包括单元区CELL和外围区PERI的衬底10。外围区包括要形成PMOS (P沟道金属氧化物半 导体)晶体管的PMOS区，以及要形成NMOS (N沟道金属氧化物半导体)晶体管的NMOS区。随后，在衬底10之上顺序地形成衬垫氧化物层11和衬垫氮化物层12之后，刻蚀 衬垫氮化物层12和衬垫氧化物层11，并且将衬底10刻蚀至预定深度，以形成用于器件隔离 的多个沟槽。随后，进行氧化工艺以修复在形成用于器件隔离的沟槽的刻蚀过程中在衬底上所 造成的损伤。通过氧化工艺，在衬底10的暴露在用于器件隔离的多个沟槽的内壁和底部的 表面上形成侧壁氧化物层13。随后，在其中形成有侧壁氧化物层13的衬底10上顺序地形成内衬氮化物层14和 内衬氧化物层15。内衬氮化物层14和内衬氧化物层15同时形成在单元区和外围区中。具 体地，由于内衬氮化物层14和内衬氧化物层15在单元区和外围区的用于器件隔离的沟槽 上形成，因此位于单元区和外围区中的隔离层包括内衬氮化物层14和内衬氧化物层15。利用形成的内衬氧化物层15，可以在随后的工艺中以提高的效率沉积第一绝缘 层。另外，凭借内衬氮化物层14，可以减少施加于衬底10的应力，并且可以防止隔离层的杂 质在随后的热处理中扩散到衬底10中。由此，可以改善半导体器件的刷新特性。
然而，在形成于PMOS区中的内衬氮化物层14的情况下，热电子被俘获从而诱导对 空穴的吸引。因此，空穴在用于器件隔离的沟槽的内壁上累积，从而使沟道的宽度减小，并 且因此导致热电子诱导击穿(HEIP)现象。其结果，电流从PMOS晶体管的源/漏泄漏出去。因此，随后进行的是用于选择性地去除在PMOS区上形成的内衬氮化物层14的工 艺。参见图1B，对其中形成有内衬氮化物层14和内衬氧化物层15的衬底10涂覆光致 抗蚀剂。通过曝光和显影工艺，形成光致抗蚀剂图案16，以露出PMOS区并在遮盖单元区和NMOS 区。随后，利用光致抗蚀剂图案16作为刻蚀阻挡层，将暴露在PMOS区中的内衬氧化物 层15去除。其结果，将PMOS区中的内衬氮化物层14暴露出来。参见图1C，在去除了光致抗蚀剂图案16之后，利用NMOS区的内衬氧化物层15作 为刻蚀阻挡层，将PMOS区的内衬氮化物层14去除。通过此工艺，可以选择性地去除PMOS 区的内衬氮化物层14。参见图1D，在所得到的结构上形成绝缘层17，并且进行平坦化工艺直到衬垫氮化 物层12的表面暴露为止。其结果，在单元区和外围区中形成了包括绝缘层17的多个隔离层。随后，去除衬垫氮化物层12和衬垫氧化物层11，并且暴露出衬底10的表面以据此 完成STI结构的形成。在去除衬垫氮化物层12和衬垫氧化物层11的过程中可能会将内衬 氧化物层、内衬氮化物层和绝缘层17部分地去除。参见图1D，用附图标记‘15A’表示被去 除了一部分的内衬氧化物层，用附图标记‘14A’表示被去除了一部分的内衬氮化物层。然而，根据上述常规技术，由于在单元区和外围区中均形成有内衬氮化物层14，所 以在去除PMOS区的内衬氮化物层14的过程中会产生一些问题。首先，不易于涂覆和去除光致抗蚀剂。如上文结合图IB所描述的，用于形成将 PMOS区露出的光致抗蚀剂图案16并具有用于器件隔离的沟槽的衬底涂覆有光致抗蚀剂。 由于光致抗蚀剂是涂覆到具有在高度上的台阶的中间结构上，因此可能不能平滑地施加光 致抗蚀剂，而且光致抗蚀剂的黏着力可能较低。并且，在去除光致抗蚀剂时，由于所述在高 度上的台阶的缘故，可能无法完全地去除光致抗蚀剂，并且因此可能存在残留物。其次，上述制造工艺复杂，并且所述制造工艺的加工成本非常高。如上文结合图 IC所描述的，在去除了内衬氧化物层15之后，应该去除光致抗蚀剂图案16。一般通过光致 抗蚀剂(PR)剥离工艺来进行光致抗蚀剂去除工艺。另外，通过使用磷酸盐的湿法浸出工艺 (wet dip-out process)来去除内衬氮化物层14。简而言之，常规技术产生制造工艺非常 复杂和加工成本高的顾虑，制造工艺非常复杂是因为要选择性地去除在PMOS区中形成的 内衬氮化物层14。
发明内容
本发明的示例性实施例涉及一种半导体器件及其制造方法，所述半导体器件包含 选择性地在除PMOS区以外的区域上形成的内衬氮化物层。根据本发明的一个实施例，提供一种制造半导体器件的方法包括提供衬底；刻 蚀衬底，以形成多个沟槽；用第一绝缘层填充所述多个沟槽，以形成第一隔离层；使填充所 述多个沟槽中第一组沟槽的第一绝缘层凹陷至预定深度；在具有凹陷至预定深度的第一绝 缘层的第一组沟槽上形成内衬层；以及用第二绝缘层填充形成有内衬层的第一组沟槽，以 形成第二隔离层。根据本发明的另一个实施例，提供一种制造半导体器件的方法包括提供衬底； 刻蚀包含单元区、NMOS区和PMOS区的所述衬底，以形成多个沟槽；用第一绝缘层填充所述 多个沟槽，以在PMOS区中形成第一隔离层；在形成有第一绝缘层的衬底上，形成遮盖PMOS 区的光致抗蚀剂图案；使用所述光致抗蚀剂图案作为刻蚀阻挡，使填充所述多个沟槽中位于单元区和NMOS区中的第一组沟槽的第一绝缘层凹陷至预定深度；在具有凹陷至预定深 度的第一绝缘层的衬底上形成内衬层；在形成有内衬层的衬底上形成第二绝缘层；以及进 行平坦化工艺，直到暴露衬底的表面为止，以形成位于单元区和NMOS区的第二隔离层。根据本发明的又一个实施例，提供一种具有位于单元区、NMOS区和PMOS区的多 个隔离层的半导体器件，包括第一隔离层，所述第一隔离层包括第一绝缘层；和第二隔离 层，所述第二隔离层包括第一绝缘层、第二绝缘层，以及夹在第一绝缘层和第二绝缘层之间 的内衬层。
图IA至ID是表示形成半导体器件的隔离层的常规方法的截面图。图2A至2D是表示根据本发明的一个实施例的形成半导体器件的隔离层的方法的 截面图。
具体实施例方式下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以以不 同的形式来实施，而不应该被解释为局限于本文所描述的实施例。更确切地说，提供这些实 施例是使得本说明书对于本领域的技术人员来说是清楚且完整的，并且将完全传达本发明 的范围。在整个说明书中，在本发明的各个附图和实施例中，相同的附图标记表示相同的元 件。附图并非按比例绘制，而且在一些实例中，为了清楚地示出实施例的特征，比例可 能被夸大。当提及第一层在第二层“上”或在衬底“上”时，不仅指第一层直接在第二层或 衬底上形成或者直接在第二层或衬底的上方形成的情况，也指在第一层与第二层之间或第 一层与衬底之间存在第三层的情况。图2A至2D是表示根据本发明的一个实施例的形成半导体器件的隔离层的方法的 截面图。参见图2A，提供包括单元区CELL和外围区PERI (例如，PERI匪OS和PERI PM0S) 的衬底20。外围区包括PMOS区PERI PMOS和匪OS区PERI NM0S，其中，PMOS晶体管是通 过随后的工艺在所述PMOS区PERI PMOS形成的，而NMOS晶体管是通过随后的工艺在所述 NMOS 区 PERI NMOS 形成的。随后，在包括NMOS区和PMOS区的衬底20上顺序地形成衬垫氧化物层21和衬垫 氮化物层22之后，刻蚀衬垫氮化物层22和衬垫氧化物层21，并且还将衬底20刻蚀至预定 深度，以形成用于器件隔离的多个沟槽。用于器件隔离的沟槽的深度可以在约2000人至约 10000 A的范围，尽管也可以考虑其他的范围。随后，进行氧化工艺，以修复在形成用于器件隔离的沟槽的刻蚀工艺中造成的对 衬底的损伤。通过氧化工艺，在衬底20的表面上形成侧壁氧化物层23，所述侧壁氧化物层 23暴露在用于器件隔离的多个沟槽的内壁和底部上。侧壁氧化物层23的厚度可以在约 40人至约100 A的范围，尽管也可以考虑其他的范围。随后，在其中形成有侧壁氧化物层23的衬底20上形成第一绝缘层24。第一绝缘 层对可以包括液态氧化物层，例如旋涂电介质(SOD)层或基于全氢聚硅氮烷(PSZ)的氧化物层。随后，进行平坦化工艺，直到衬垫氮化物层22的表面暴露为止。通过平坦化工艺， 用于器件隔离的多个沟槽被第一绝缘层M填充。位于PMOS区中的用于器件隔离的沟槽被 第一绝缘层M填充，以在PMOS区中形成第一隔离层。参见图2B，对具有第一绝缘层M的衬底20施加光致抗蚀剂。当已平面化的衬底 被涂覆光致抗蚀剂时，在表面上没有台阶高度，因此可以容易地涂覆光致抗蚀剂。另外，可 以防止由于存在台阶高度而导致光致抗蚀剂黏着力变差。随后，通过曝光和显影工艺，形成光致抗蚀剂图案25，以露出单元区和NMOS区而 遮盖PMOS区。形成光致抗蚀剂图案25，以遮盖除了某些沟槽以外的区域，在所述某些沟槽 中第一绝缘层M要被凹陷至预定深度以用于器件隔离。例如，形成光致抗蚀剂图案25，该 光致抗蚀剂图案25对于要在用于器件隔离的沟槽内形成内衬层的区域具有开口，而覆盖 在沟槽内不形成内衬层的区域。随后，使用光致抗蚀剂图案25作为刻蚀阻挡层，将位于单元区和NMOS区中的填充 用于器件隔离的沟槽的第一绝缘层M刻蚀至预定深度。由于第一绝缘层M是使用作为刻 蚀阻挡层的光致抗蚀剂图案25来被凹陷的，因此可以选择性地将填充用于器件隔离的某 些沟槽的第一绝缘层M凹陷至预定深度。参见图2B，用附图标记‘24A’表示凹陷的第一绝 缘层，并且称之为“第一绝缘层图案24A”。第一绝缘层对凹陷后的厚度可以在约100 A至约1200 A的范围，虽然其它范围也 是可以考虑的。在PMOS区中形成的第一绝缘层M受到光致抗蚀剂图案25的保护而不凹陷。在将第一绝缘层M凹陷的工艺中，形成在用于器件隔离的沟槽的内壁上的侧壁 氧化物层23的也可能被去除掉一部分。参见图2B，用附图标记‘23A’表示被去除了一部分 的侧壁氧化物层23，并且称之为“侧壁氧化物层图案23A”。另外，尽管图2B示出了侧壁氧 化物层图案23A被去除至与第一绝缘层M相同的凹陷深度，且用于器件隔离的沟槽的内壁 暴露至所述凹陷深度，但是实际上侧壁氧化物层图案23A也可能保留在用于器件隔离的沟 槽的内壁上。参见图2C，光致抗蚀剂图案25被去除。此处，因为光致抗蚀剂图案25是在没有台 阶高度的平坦表面上形成的，所以可以容易地去除光致抗蚀剂图案25而不留下残留物。随后，在所获得的结构上形成内衬层沈和内衬层27。例如，在所获得的结构之上 形成内衬氧化物层26，然后可以在由此获得的具有内衬氧化物层沈的结构之上形成内衬 氮化物层27。在此情况下，在沟槽的被去除了一部分侧壁氧化物层23而暴露的内壁上形成 内衬氧化物层26。在单元区和外围区中均形成内衬层沈和内衬层27。在单元区和NMOS区中，在通过 使第一绝缘层M凹陷至预定深度而获得的沟槽之上形成内衬层沈和内衬层27 ；而在PMOS 区中，在衬垫氮化物层22和第一绝缘层M之上也形成内衬层沈和内衬层27。换言之，在 单元区和NMOS区中，在用于器件隔离的沟槽中形成内衬层沈和内衬层27 ；而在PMOS区中， 在用于器件隔离的沟槽中不形成内衬层26和内衬层27。由于在随后的平坦化工艺中，在 PMOS区中的衬垫氮化物层22和第一绝缘层M之上形成的内衬层沈和内衬层27被去除， 因此内衬层沈和内衬层27只保留在单元区和NMOS区中。内衬氧化物层沈可以具有范围在约20人至约200 A (尽管其它范围是可以考虑的)的厚度；而内衬氮化物层27可以具 有范围在约30 A至约200 A的厚度，尽管也可以考虑其它范围。参见图2D，在所获得的具有内衬层26和内衬层27的结构之上形成第二绝缘层 观。第二绝缘层观可以包括相比于第一绝缘层M较高密度的绝缘层。例如，第二绝缘层 观可以包括高密度等离子体(HDP)氧化物层或正硅酸四乙酯(TE0Q层。第二绝缘层观可 以具有范围在约4000 A至约15000 A的厚度，尽管也可以考虑其它范围。随后，进行平坦化工艺，直到暴露出衬垫氮化物层22的表面为止。在平坦化工艺 过程中形成在PMOS区中的衬垫氮化物层22之上的内衬层沈和内衬层27被抛光。然而，在 单元区和NMOS区中的用于器件隔离的沟槽中形成的内衬层沈和内衬层27仍然保留。换 言之，在平坦化工艺过程中，PMOS区中形成的内衬层沈和内衬层27全部被去除。参见图 2D，用附图标记16A’表示在平坦化工艺过程中被抛光的内衬氧化物层，并称之为“内衬氧 化物层26A”，并且用附图标记‘27A’表示在平坦化工艺过程中被抛光的内衬氮化物层，并 称之为“内衬氮化物层27A”。其结果，形成有内衬层沈和内衬层27的用于器件隔离的沟槽被第二绝缘层观填 充，所述第二绝缘层观形成在第一绝缘层图案24A的之上；并据此在单元区和NMOS区中形 成第二隔离层。所述第二隔离层包括第二绝缘层观、第一绝缘层图案24A、以及内衬氧化物 层26A和内衬氮化物层27A。内衬氧化物层26A和内衬氮化物层27A夹在第一绝缘层图案 24A与第二绝缘层观之间。随后，通过去除衬垫氮化物层22和衬垫氧化物层21来暴露出衬底20的表面，以 据此完成STI结构。在刻蚀衬垫氮化物层22和衬垫氧化物层21的同时，内衬氮化物层27 和内衬氧化物层26的一部分可能被一起刻蚀。根据本发明的上述实施例的技术，半导体器件具有位于单元区、NMOS区和PMOS区 中的多个隔离层，所述半导体器件包括第一隔离层，所述第一隔离层设置有第一绝缘层 M ；以及第二隔离层，所述第二隔离层设置有第一绝缘层图案24A、第二绝缘层28、以及夹 在第一绝缘层图案24A和第二绝缘层观之间的内衬层沈和内衬层27。具体地，第一隔离 层形成在PMOS区中，而第二隔离层形成在单元区和NMOS区中。在单元区和NMOS区中，通过在第二隔离层周围插入内衬层沈和内衬层27，降低了 施加于衬底20的应力，并且因此防止了衬底20的杂质转移到第二隔离层的内部。因为在 形成第一绝缘层图案24A之后形成内衬层沈和内衬层27，所以内衬层沈和内衬层27仅在 用于器件隔离的沟槽的上部侧壁上形成。然而，由于施加于衬底的应力和杂质的转移一般 发生在用于器件隔离的沟槽的上部，因此内衬层沈和内衬层27可以恰当地发挥它们的功 能。在PMOS区，通过不在第一隔离层周围插入内衬层沈和内衬层27，可以防止发生可 能由俘获的电荷所导致的HEIP现象。另外，晶格间的间隙因施加于衬底20的应力而变宽， 因此产生空穴易于转移的应变硅效应。据此，改善了电流特性。此外，可以在通过使用形成于PMOS区中的光致抗蚀剂图案25来选择性地使单 元区和NMOS区中的第一绝缘层图案24A凹陷之后形成内衬层沈和内衬层27。用这种 方式，内衬层沈和内衬层27选择性地仅形成在单元区和NMOS区的用于器件隔离的沟槽 中，而并不形成在PMOS区的用于器件隔离的沟槽中。因此，本制造工艺不需要包括用于去除在PMOS区的用于器件隔离的沟槽中形成的内衬层沈和内衬层27的磷酸盐浸出工艺 (phosphatedip-out process)，据此简化了制造工艺并且降低了加工成本。此外，由于在形成第一绝缘层之后形成内衬层沈和内衬层27，因此在填充第二隔 离层的第二绝缘层观时形成的沟槽的深宽比减小。其结果，提高了间隙填充特性，并且可 以防止空洞的产生。尽管第一隔离层由单层(例如，图2D中在PERI PMOS区形成的隔离层 24A)组成，而第二隔离层由双层(例如，图2D中在CELL区形成的隔离层24A和隔离层28) 组成，但是相比于在单元区和NMOS区中形成的第二隔离层，在PMOS区中形成的第一隔离层 因形成接触插塞而受到的损伤较少。因此，在获得期望的特性方面不存在问题，尽管第一隔 离层是由密度相对较低的第一绝缘层形成的。根据本发明的技术，可以选择性地仅在半导体器件的单元区和NMOS区的用于器 件隔离的沟槽中形成内衬氮化物层，而不在PMOS区中形成。因此，制造工艺不必包含去除 PMOS区中形成的内衬氮化物层的额外工艺。因此，可以简化制造工艺以及降低加工成本。尽管已结合具体的实施例来描述本发明，但是对于本领域的技术人员来说很明显 的是，在不背离由所附的权利要求所限定的本发明的精神和范围的情况下，可以进行各种 改变和修改。
权利要求
1.一种制造半导体器件的方法，包括以下步骤 刻蚀衬底，以形成多个沟槽；用第一绝缘层填充所述多个沟槽，以形成第一隔离层；使填充所述多个沟槽中第一组沟槽的所述第一绝缘层凹陷至预定深度；在具有凹陷至所述预定深度的所述第一绝缘层的所述第一组沟槽之上形成内衬层；以及用第二绝缘层填充形成有所述内衬层的所述第一组沟槽来形成第二隔离层。
2.如权利要求1所述的方法，还包括以下步骤在形成所述多个沟槽的步骤之后，利用氧化工艺在所述多个沟槽的内壁上形成侧壁氧 化物层。
3.如权利要求1所述的方法，还包括以下步骤在形成所述第一隔离层的步骤之后，在形成有所述第一绝缘层的所述衬底上形成遮盖 除所述第一组沟槽之外的区域的光致抗蚀剂图案。
4.如权利要求3所述的方法，其中，在使所述第一绝缘层凹陷至所述预定深度的步骤 中，使用所述光致抗蚀剂图案作为刻蚀阻挡层，使填充所述第一组沟槽的所述第一绝缘层 凹陷至所述预定深度。
5.如权利要求3所述的方法，还包括以下步骤在使所述第一绝缘层凹陷至所述预定深度的步骤之后，去除所述光致抗蚀剂图案。
6.如权利要求1所述的方法，其中，形成所述内衬层的步骤包括以下步骤在具有凹陷至所述预定深度的所述第一绝缘层的所述衬底上形成内衬氧化物层；以及 在形成有所述内衬氧化物层的所述衬底上形成内衬氮化物层。
7.如权利要求1所述的方法，其中，形成所述第二隔离层的步骤包括 在形成有所述内衬层的所述衬底上形成所述第二绝缘层；以及进行平坦化工艺以暴露所述衬底的表面。
8.如权利要求1所述的方法，其中，所述第一隔离层包括所述第一绝缘层，并且所述第 一隔离层位于PMOS区中；以及所述第二隔离层包括凹陷至所述预定深度的所述第一绝缘 层、所述第二绝缘层、以及夹在所述第一绝缘层和所述第二绝缘层之间的所述内衬层，并且 所述第二隔离层位于单元区或NMOS区中。
9.一种制造半导体器件的方法，包括以下步骤刻蚀包括单元区、NMOS区和PMOS区的衬底，以形成多个沟槽； 用第一绝缘层填充所述多个沟槽，以在所述PMOS区中形成第一隔离层； 在形成有所述第一绝缘层的所述衬底上形成遮盖所述PMOS区的光致抗蚀剂图案； 使用所述光致抗蚀剂图案作为刻蚀阻挡层，使填充所述多个沟槽中位于所述单元区和 所述NMOS区中的第一组沟槽的所述第一绝缘层凹陷至预定深度；在具有凹陷至所述预定深度的所述第一绝缘层的所述衬底上形成内衬层； 在形成有所述内衬层的所述衬底上形成第二绝缘层；以及进行平坦化工艺，直到暴露所述衬底的表面为止，以形成位于所述单元区和所述NMOS 区中的第二隔离层。
10.如权利要求9所述的方法，还包括以下步骤在形成所述多个沟槽的步骤之后，利用氧化工艺，在所述多个沟槽的内壁上形成侧壁氧化物层。
11.一种半导体器件，具有位于单元区、NMOS区、或PMOS区中的多个隔离层，所述半导 体器件包括第一隔离层，所述第一隔离层包括第一绝缘层；以及第二隔离层，所述第二隔离层包括所述第一绝缘层、第二绝缘层、以及夹在所述第一绝 缘层和所述第二绝缘层之间的内衬层。
12.如权利要求11所述的半导体器件，其中，所述第一隔离层位于所述PMOS区中，而所 述第二隔离层位于所述单元区或所述NMOS区中。
13.如权利要求11所述的半导体器件，其中，所述内衬层包括内衬氧化物层或内衬氮 化物层。
全文摘要
本发明提供一种制造半导体器件的方法，包括以下步骤提供衬底；刻蚀衬底，以形成多个沟槽；用第一绝缘层填充所述多个沟槽，以形成第一隔离层；使填充所述多个沟槽中第一组沟槽的第一绝缘层凹陷至预定深度；在具有凹陷至预定深度的第一绝缘层的第一组沟槽之上形成内衬层；以及用第二绝缘层填充形成有内衬层的第一组沟槽，以形成第二隔离层。
文档编号H01L21/8238GK102054740SQ201010184588
公开日2011年5月11日 申请日期2010年5月27日 优先权日2009年10月30日
发明者金亨涣 申请人:海力士半导体有限公司