半导体器件及其方法

专利名称：半导体器件及其方法
半导体器件及其方法
背景技术：
横向扩散金属氧化物半导体(LDM0Q晶体管器件通常用于将集成电路连接到超 过集成电路内部工作电压的高电源电压。通过弱化跨越晶体管栅极氧化物的电场，LDMOS器 件结构保护晶体管的栅极电介质免受由于高电源电压造成的电介质击穿。通过另外还形成 电场泄放结构的阻抗元件在“导通”状态和“截止”状态下执行电场的弱化。在“导通”状态 下，经由阻抗元件的电压降来释放电场。在“截止”状态下，通过电场泄放结构来弱化电场。在片上系统(SoC)解决方案中，需要大量的LDMOS器件以向不同的电路部分提供 不同的电源电压并隔离不同的电路部分，这样防止在高的和快速变化的电流供给过程中由 于通过顶下降的电压振铃(ringing)和输电线中产生的感应电压造成的对电路性能的影 响。因此LDMOS器件用作集成电路或SoC解决方案的功率管理单元电路部分。LDMOS器件的面积消耗主要由闪烁噪声，或者更一般而言，由低频噪声所确定。在 线性区域(即，“导通”状态)中工作的LDMOS器件的电压噪声由(从源极延伸到晶体管反 型沟道的末端的)第一部分和(从晶体管反型沟道的末端延伸到漏极接触的)第二部分引 起的噪声给出。在晶体管反型沟道的末端和漏极接触之间的第二部分引起了 LDMOS器件的 总噪声中的较大量噪声。因此，希望降低第二部分的噪声。在第二部分中这种增加的噪声 作用发源于与沟槽隔离结构相关联的陷阱电荷，其中沟槽隔离结构是在填充有一层或多层 电介质材料的半导体衬底中蚀刻的沟槽。通过陷阱俘获移动电荷或者将陷阱电荷发射到承 载移动电荷的LDMOS电流中，可取决于陷阱和移动电荷之间的距离。距离越远，电荷陷阱或 者发射处理的概率也会越低。电介质材料和/或半导体与电介质的界面处的陷阱电荷对电 流的移动电荷的影响可取决于陷阱电荷和移动电荷之间的距离。

发明内容
一种半导体器件，包括在半导体衬底中的第一掺杂区域；沟槽隔离区域；以及位 于所述第一掺杂区域和所述沟槽隔离区域之间的第二掺杂区域，其中所述沟槽隔离区域和 所述第二掺杂区域至少部分地形成在所述第一掺杂区域中。


下面将参照附图对本发明作详细说明。在附图中，附图标记的最左侧数字表示该 附图标记首次出现的附图。在说明书和附图中的不同情况下使用相同的附图标记可表示类 似或者相同的项目。图IA是根据一个实施方式的包括在沟槽结构和η阱之间的空间电荷区域的诸如 η型LDMOS器件的半导体器件的简化示意图。图IB是根据另一实施方式的诸如ρ型LDMOS器件的半导体器件的简化示意图。图2是在包括漏极接触的阱中具有低欧姆导电路径的诸如LDMOS器件的半导体器 件的简化示意图。图3是与传统器件相比具有包括降低数量的陷阱的沟槽电介质的诸如LDMOS器件的半导体器件的简化示意图。图4是用于制造诸如LDMOS器件的半导体器件的流程图。图5A和图5B示出了根据本发明的某些实施方式将噪声降低剂引入沟槽侧壁中。
具体实施例方式这里描述的是诸如LDMOS的半导体器件的结构，以及形成诸如LDMOS器件的半导 体器件的系统和方法。根据一个实施方式，LDMOS器件包括半导体衬底中的第一掺杂区域(例如，阱)、 沟槽隔离区域、覆盖第一掺杂区域(例如，阱)的至少一部分和沟槽隔离区域的至少一部分 的栅极、在第一掺杂区域和沟槽隔离区域之间的第二掺杂区域。第二掺杂区域与第一掺杂 区域形成具有第一掺杂区域和第二掺杂区域之间的空间电荷区域的p-n结。根据另一个实施方式，LDMOS器件包括第一掺杂区域、沟槽隔离区域、在第一掺 杂区域中至少部分包围沟槽隔离区域的第二掺杂区域。第二掺杂区域与第一掺杂区域具有 相同的导电类型，也可具有高于第一掺杂区域的导电性，并与沟槽隔离区域相分离。根据另一个实施方式，LDMOS器件包括掺杂区域和沟槽隔离区域。沟槽隔离区域 的至少一部分包括对陷阱进行抑制(quench)以降低噪声的制剂或者杂质，例如卤族元素 或者氘。根据另一个实施方式，在LDMOS器件中形成沟槽隔离区域的方法包括在半导体 衬底中形成掺杂区域，并在掺杂区域中形成沟槽隔离区域。在沟槽隔离区域电介质和电介 质与半导体(例如，硅)的界面或者界面区域的至少一个中包括噪声降低剂或者掺杂物。根据另一个实施方式，在LDMOS器件中形成沟槽隔离区域的方法包括通过在包 括小的表面粗糙度的沟槽内生成半导体表面的处理，在陷阱数量降低的半导体衬底上形成 沟槽。根据另一个实施方式，通过使用沟槽表面专用的表面定向，来支持沟槽的小表面粗糙 度，其中所述处理实现用于不同表面定向的不同表面粗糙度。根据另一个实施方式，在LDMOS器件中形成沟槽隔离区域的方法包括通过使用 具有用于不同表面定向的不同陷阱数量的沟槽内半导体表面的专用表面定向，在陷阱数量 降低的半导体衬底上形成沟槽。示例性器件图IA示出了在半导体衬底104中包括第一掺杂区域102的横向扩散金属氧化物 半导体(LDM0Q器件100的一个实例。该器件还包括沟槽隔离区域106、覆盖第一掺杂区 域102的至少一部分和沟槽隔离区域106的至少一部分的栅极(即，栅极叠层)108、在第一 掺杂区域102和沟槽隔离区域106之间的第二掺杂区域110。图IA示出了 nLDMOS器件的 实施方式，其中nLDMOS器件具有ρ型掺杂层、区域、或衬底104，η型第一掺杂区域102，ρ 型第二掺杂区域110 ；然而，本领域技术人员可认识到，通过形成具有与所示相反的导电性 的各区域，可类似地形成PLDMOS器件。LDMOS器件100通常包括栅极108 (即，栅极叠层)、源极区域112、漏极接触区域 114。衬底104可掺杂有硼(B)或其它合适的ρ型掺杂物。源极区域112和漏极接触区域 114可掺杂有砷(As)、磷(P)、或者其它合适的η型掺杂物，其中通过扩散(例如固态扩散)、 离子植入、等离子体掺杂或者其它合适的掺杂物引入技术将掺杂物引入衬底中。栅极(即，栅极叠层)108包括栅电极109和栅极电介质层116，其中栅极电介质层116使栅电极109 与衬底104相隔离。栅电极109可包括掺杂的多晶硅或者硅化物(silicide)或者金属或 者其它合适的材料。栅极电介质层116可包括任意电介质材料。栅极电介质层116可包括 氧化物(例如二氧化硅)、氮化物(例如氮化硅)或者氧氮化物(例如氧氮化硅或者氮化 的氧化硅)中的至少一种。栅极电介质层可包括高k材料(例如，氧化铪HfO2或者硅酸铪 HfSiON)。尽管以单层示出栅电极109和栅极电介质层116，但它们中的任意一个或者二者 都可由多层组成。例如，栅极电介质层可由具有类似或不同特性(例如介电常数等)的多 个电介质层形成。例如，多层可以是层的叠层形式，即，它们可形成逐步变化的电介质。电 介质层可由一层形成，但是通过使用在电介质层中具有浓度梯度的电介质中的经扩散的杂 质，电介质层以连续变化的方式具有局部不同特性(例如，介电常数)。LDMOS器件100还包括第一掺杂区域102、沟槽隔离区域106以及第二掺杂区域 110。第一掺杂区域102可以掺杂为η型，可以用作扩展的漏极区域，并可在沟槽隔离区域 106的下面延伸到漏极接触区域114或者更远。沟槽隔离区域106可由第一掺杂区域102 中的沟槽形成。例如，可使用热或等离子体氧化、氮化、化学气相沉积(CVD)或者其它合适 的电介质形成技术，在沟槽内形成电介质材料，以形成沟槽隔离区域106。掺杂为ρ型的第 二掺杂区域110形成在沟槽隔离区域106和第一掺杂区域102之间。与第二掺杂区域相关 联的掺杂物可延伸到沟槽隔离区域中，沟槽隔离区域由半导体和电介质之间的界面限定。 空间电荷区域118可在第二掺杂区域110和第一掺杂区域102之间延伸，并可进行操作以 从沟槽隔离区域106分离电流，增加电荷陷阱的隧道势垒，并使热载流子减慢。尽管将漏极 接触区域114示出为与第二掺杂区域110和空间电荷区域118相分离，但是可选地，漏极接 触区域114可以与沟槽隔离区域106、第二掺杂区域110和/或空间电荷区域118相邻或相 接触。第二掺杂区域110和空间电荷区域118被配置为在沟槽隔离区域106中的电势陷 阱之间和/或在沟槽隔离区域106和第一(10 或第二掺杂区域110之间的界面中，即在 沟槽电介质和形成沟槽的半导体衬底之间的界面处，建立间隔。因此，增加移动载流子和陷 阱电荷之间的距离，以降低由电介质材料中和/或在电介质材料和半导体之间的界面处的 电子陷阱造成的影响(例如，噪声)。通过这种配置，降低了陷阱电荷对移动电荷的的静电 影响，以及电荷陷阱的隧道(tunneling)概率。图IB示出了与LDMOS器件100类似的LDMOS器件100'的实例，其中LDMOS器件 100'包括半导体衬底104中的第一掺杂区域102。然而，衬底104包括基本衬底部分10 和器件衬底部分104b，这两者都可由掺杂的硅或者其它类似的半导体材料形成。基本衬底 部分10 可掺杂有第一导电类型。器件衬底部分104b可形成为具有与第一导电类型相反 的第二导电类型。其中经由通过扩散(例如固态扩散)、离子植入、等离子体掺杂或者在基 本衬底部分10 上形成的其它方法进行掺杂，可以沉积、生长(例如外延生长)、产生器件 衬底部分104b。例如，器件衬底部分可以是在基本衬底部分10 上生长的外延层。通过扩 散(例如固态扩散)、离子植入、等离子体掺杂或者引入器件衬底部分104b中的其它方法 来形成掺杂区域104c，并可在基本衬底部分10 中延伸或者延伸至基本衬底部分10 之 外。可选地，经由通过(固态)扩散、离子植入、等离子体掺杂或者在基本衬底部分10 上 形成的其它方法进行掺杂，可以沉积、生长(例如外延生长)、产生掺杂区域10如，并通过扩散(例如固态扩散)、离子植入、等离子体掺杂或者引入掺杂区域l(Mc中的其它方法来形成 器件衬底部分104b。根据另一实施方式，将与LDMOS电流相关联的移动载流子引导(channel)至相同 导电类型但导电性更高的区域中，以及在其中嵌入有沟槽隔离的阱中。为了降低陷阱概率 和陷阱电荷对移动载流子的影响，该区域与沟槽隔离区域具有特定的距离。更具体地，由于 掺杂物浓度的变化，无论有意还是无意，高导电性区域可具有拥有峰浓度的区域。该实施方 式可降低“导通”电阻。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离大于10nm。 在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离大于20nm。在某些实 施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离大于40nm。在某些实施方式中， 该高导电性区域的峰浓度到沟槽隔离区域的距离大于60nm。在某些实施方式中，该高导电 性区域的峰浓度到沟槽隔离区域的距离大于80nm。在某些实施方式中，该高导电性区域的 峰浓度到沟槽隔离区域的距离大于lOOnm。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于lOOnm。 在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于80nm。在某些实 施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于60nm。在某些实施方式中， 该高导电性区域的峰浓度到沟槽隔离区域的距离小于40nm。在某些实施方式中，该高导电 性区域的峰浓度到沟槽隔离区域的距离小于20nm。在某些实施方式中，该高导电性区域的 峰浓度到沟槽隔离区域的距离小于lOnm。图2示出了在衬底204中包括第一掺杂区域202的LDMOS器件200。LDMOS器件 200还包括沟槽隔离区域206和在第一掺杂区域202中的第二掺杂区域210。第二掺杂区 域210至少部分地包围沟槽隔离区域206。第二掺杂区域210可具有与第一掺杂区域202 相同的导电类型，并被配置为在第一区域202中的低欧姆路径，这是由于第二掺杂区域210 可具有比第一区域202更高的导电性和/或更高的掺杂浓度。例如，第一掺杂区域202可 掺杂有磷(P)，并且第二掺杂区域210可掺杂有砷(As)或其它合适的掺杂物。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离大于lOnm。 在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离大于20nm。无论有意 还是无意，在高导电性区域中，峰浓度可以由于掺杂梯度引起。在某些实施方式中，该高导 电性区域的峰浓度到沟槽隔离区域的距离大于40nm。在某些实施方式中，该高导电性区域 的峰浓度到沟槽隔离区域的距离大于60nm。在某些实施方式中，该高导电性区域的峰浓度 到沟槽隔离区域的距离大于80nm。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔 离区域的距离大于lOOnm。在某些实施方式中，该高导电性区域到沟槽隔离区域的峰浓度到沟槽隔离区域的 距离小于lOOnm。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于 80nm。在某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于60nm。在 某些实施方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于40nm。在某些实施 方式中，该高导电性区域的峰浓度到沟槽隔离区域的距离小于20nm。在某些实施方式中，该 高导电性区域的峰浓度到沟槽隔离区域的距离小于lOnm。与LDMOS器件100类似，LDMOS器件200通常包括具有栅电极209和栅极电介质216的栅极208、源极区域212、漏极接触区域214。衬底204可掺杂有硼(B)或其它合适的 P型掺杂物。源极区域212和漏极接触区域214可掺杂有砷(As)、磷(P)、或者其它合适的 η型掺杂物，其中通过扩散(例如固态扩散)、离子植入、等离子体掺杂或者其它合适的掺杂 物引入技术，可将掺杂物引入到衬底中。栅极电介质层216使栅电极209与衬底204相隔 离。栅电极209可包括任意导电材料。导电材料可包括金属材料。栅电极209可包括掺杂 的多晶硅或者硅化物或者金属或者其它合适的材料。栅极电介质层216可包括氧化物(例 如二氧化硅)、氮化物(例如氮化硅)或者氧氮化物(例如氧氮化硅或者氮化的氧化硅)中 的至少一种。栅极电介质216可包括高k材料(例如，氧化铪HfO2或者硅酸铪HfSiON)或 者其它合适的材料。LDMOS器件200还包括第一掺杂区域202、沟槽隔离区域206、第二掺杂区域210。 第一掺杂区域202可掺杂为η型，可用作扩展的漏极区域，并可在沟槽隔离区域206下面延 伸到漏极接触区域214或者更远。沟槽隔离区域206可在第一掺杂区域202中形成。使用 热或等离子体氧化、氮化、化学气相沉积(CVD)或者其它合适的电介质形成技术，可在沟槽 中形成电介质。与区域202具有相同掺杂类型(例如，η型)的第二掺杂区域210在第一 掺杂区域202中形成，并且可具有比第一掺杂区域202更高的导电性和/或更高的掺杂浓 度。第二掺杂区域210可与沟槽隔离区域206相隔预定的距离，从而建立第一掺杂区域202 的、在沟槽隔离区域206和第二掺杂区域210之间延伸的部分20加。可将部分第二掺杂区 域210的一部分配置为与LDMOS的漏极接触区域214相邻。因此，建立了到达漏极接触区 域214的低欧姆(即，高导电性)路径。可选地，漏极接触区域214可与第二掺杂区域210 相邻或者相分离。同样地，漏极接触区域214可以可选地与沟槽隔离区域206和/或部分 20 相邻或者相接触。已经将第一和第二掺杂区域202和210描述为具有η型导电性，以便将器件配置 为用作nLDMOS;然而，本领域技术人员可以了解，通过形成具有与所示相反的导电性的各 区域，可以类似地将器件形成为PLDM0S。此外，将衬底204示出为连续的，然而，与图IB所 示的实施方式类似，衬底可包括基本衬底部分和形成在基本衬底部分上的器件衬底部分。根据另一个实施方式，通过降低或避免陷阱的产生或通过对处理过程中形成的陷 阱进行抑制，可降低在沟槽隔离区域中和/或在半导体和沟槽隔离区域的界面处的陷阱的 影响(例如，噪声)。图3示出了一种LDMOS器件300，其包括在半导体衬底304中形成的掺杂区域302。 器件300还包括可具有第一部分307和第二部分310的沟槽隔离区域306，其中第一部分 307在掺杂区域302和沟槽隔离区域306的第二部分310之间。使用热或等离子体氧化、氮 化、化学气相沉积(CVD)或者其它合适的形成单层或多层的电介质形成技术，如图3所示， 经由第一部分307和第二部分310，可以在沟槽隔离区域306中形成电介质。例如，第一部 分307和/或第二部分310可由氧化物、氮化物、或者其它电介质材料形成，并且可使用等 离子体(例如，等离子体氧化物)、热(例如，热氧化)、或其它合适的形成技术来形成。每 个部分可具有单层或者可有由(例如，电介质材料的)多层构成。在某些实施方式中，第一 部分307可由诸如氧化硅的氧化物形成。沟槽隔离区域306的至少一部分可包括诸如卤族元素或氘的噪声降低剂。卤族元 素可包括氯、氟、或者其它合适的卤族元素。可通过扩散(例如固态扩散)、离子植入、等离9子体掺杂或者其它合适的技术，将噪声降低剂引入沟槽隔离区域306中。氧化物层或氮化 物层(未示出)还可形成在沟槽隔离区域306的第一部分307和第二部分310之间。根据一个实施方式，可在形成沟槽之后、并在(由沟槽边缘318限定)的隔离沟槽 内形成第一部分307之前，执行噪声降低剂的引入。经由离子植入、等离子体掺杂或者固态 扩散，可引入噪声降低剂。卤族元素或噪声降低剂可以是包括氟、氯或其它任意卤族元素的 混合掺杂物。此外或者可选地，例如，通过在形成沟槽隔离区域306之前的等离子体掺杂， 可将BF2、BF3、BC13、AsF3、ASF5, PF3, PF5、或者以等离子体形式产生的这些材料的相应离子， 或者其它合适的混合掺杂物引入掺杂区域302中。与离子植入相比，等离子体掺杂显示出 沟槽垂直侧壁的更好的共形(conformal)掺杂的优势，并可在薄层中提供高掺杂浓度和器 件的高处理吞吐量(throughput)。然后可形成沟槽隔离区域306或者沟槽隔离区域306的 至少第一部分307。在形成处理过程中，或者通过在形成沟槽隔离区域306或沟槽隔离区域 306的至少第一部分307之后的退火处理，将至少一部分噪声降低剂引入电介质层307中或 者沟槽隔离区域306和掺杂区域302之间的表面上，例如，沟槽的边缘318。此外，如以上 参照图1所描述的，如果混合掺杂物具有相对于掺杂区域302相反的导电性，则形成PN结 320，这可以提高器件300的噪声降低品质。此外或可选地，在形成沟槽隔离区域306或者沟槽隔离区域306的至少第一部分 307之后，可引入噪声降低剂。因此，通过以300°C和600°C之间的温度使用Kr/仏等离子体 氧基的热氧化或等离子体氧化，沟槽隔离区域306的第一部分307可形成为由沟槽边缘318 限定的沟槽内的电介质层。在某些实施方式中，沟槽隔离区域306的第一部分307的厚度 是50nm。在某些实施方式中，沟槽隔离区域306的第一部分307的厚度是30nm。在某些实 施方式中，沟槽隔离区域306的第一部分307的厚度是20nm。在某些实施方式中，沟槽隔 离区域306的第一部分307的厚度是15nm。在某些实施方式中，沟槽隔离区域306的第一 部分307的厚度是lOnm。在某些实施方式中，沟槽隔离区域306的第一部分307的厚度是 5nm或者更薄。然后，可使用以CF4等离子体形式的等离子氟化或者使用具有氟(F)的等离 子体掺杂，对氧化物进行处理。LDMOS器件300通常还包括栅极308、源极区域312、漏极接触区域314。衬底304 可掺杂有硼(B)或其它合适的ρ型掺杂物。源极区域312、漏极接触区域314、掺杂区域302 可掺杂有砷(As)、磷(P)、或者其它合适的η型掺杂物，其中通过扩散(例如固态扩散)、离 子植入、等离子体掺杂或者其它合适的掺杂物引入技术，将掺杂物引入衬底中。栅极308可 包括使栅电极309与衬底304相隔离的栅极电介质316。栅电极309可包括任意导电材料。 栅电极209可包括掺杂的多晶硅，硅化物或者其它合适的材料。栅电极309可包括金属材 料(例如纯金属或金属合金)。栅极电介质层316可包括氧化物(例如二氧化硅)、氮化物 (例如氮化硅)、氧氮化物(例如氧氮化硅或者氮化的氧化硅)。栅极电介质316可包括高 k材料(例如，氧化铪HfO2或者硅酸铪HfSiON)或者其它合适的材料。尽管将漏极接触区 域314示出为与沟槽隔离掺杂区域306和PN结320相分离，但是可选地，漏极接触区域314 可与沟槽隔离区域306和/或PN结320相邻或相接触。示例性方法根据另一个实施方式，在LDMOS器件中，将沟槽隔离区域、掺杂半导体区域、或者 在半导体和沟槽隔离区域之间的界面配置为降低电噪声，例如由陷阱导致的低频噪声。例如，半导体和沟槽隔离区域之间的界面可以具有降低的表面粗糙度，可以避免陷阱的产生 或导致陷阱产生的降低。图4示出了用于建立LDMOS器件结合技术以降低低频噪声的方法400。下面描述 示例性方法的细节。然而，应该理解的是，不需要以所描述的顺序执行特定的动作，并可根 据情况进行修改，和/或完全省略。参照图1和图3以举例的方式描述方法400。在步骤402，在半导体衬底中形成掺杂区域。例如，在衬底304中可形成η掺杂区 域302或η阱。通过扩散(例如固态扩散)、离子植入、等离子体掺杂或者其它合适的掺杂 物引入方法，可引入掺杂物。在步骤404，蚀刻沟槽。可通过等离子体蚀刻或者其它合适的技术在掺杂区域中进 行蚀刻。可根据已知的技术对沟槽进行蚀刻。例如，可对衬底进行合适的掩盖(mask)和蚀 刻以建立由沟槽边缘318所限定的沟槽。在步骤405，可将第一噪声降低剂引入沟槽中。噪声降低剂可以是掺杂剂，并可以 是(或可包括)F、Cl、BF2, BF3> BCl3> AsF3> AsF5, PF3> PF5或者以等离子体形式产生的这些材 料的相应离子。为了掺杂沟槽的侧壁，需要以如关于图5A和图5B所描述并且示出的角度 来植入噪声降低剂。图5A根据某些实施方式示出能够将掺杂物(沿着电流方向)植入沟槽侧壁中的 离子束(用箭头502表示)的穿过沟槽506的截面图。在某些实施方式中，植入束以相对 于沟槽的垂直轴的植入角度“a”入射在沟槽侧壁上。植入角度“a”根据沟槽的深度“d”和 宽度“《”来选择，并通过公式tan (a) = w/d来确定。在某些实施方式中，植入可以是二重模式或是四重模式操作。二元模式是在沟槽 侧壁518上利用离子束执行两次单独植入的植入模式。在该模式中，首先用噪声降低剂植 入半导体晶片(图5A)，并然后将半导体晶片绕其垂直轴旋转180°，随后在第一植入过程 中未植入的相对侧壁上执行另一次植入(图5B)。四重模式操作是在沟槽上利用离子束执 行四次单独植入的植入模式。根据该模式的实施方式，首先用噪声降低剂植入半导体晶片， 并然后将半导体晶片绕其垂直轴旋转90°，随后是利用噪声降低剂的植入。该植入模式通 过增加90°又继续进行两次旋转，每次都随后进行进一步的植入。上述的在二重模式或四 重模式中的旋转半导体晶片的方法用于确保具有特定方向的所有LDMOS器件的沟槽侧壁 被植入。在一个衬底上不同LDMOS晶体管的栅极旋转90°的情况下，四重模式植入是必要 的。在LDMOS晶体管具有用于栅极的所有相同方向的情况下，二重模式植入就足够了，从而 对与栅电极指(finger)平行的沟槽侧壁进行植入。在步骤406，对器件300进行退火。更具体地，可在氩(Ar)气中对器件300进行 退火，以例如1100和1300°C之间的温度，持续10-60分钟。温度的实例包括，但不限于， IlOO0C U200°CU300°C ο时间段的实例包括，但不限于，10分钟、20分钟、30分钟、40分钟、 50分钟和60分钟。该退火修复对半导体衬底304的晶体损伤，并可导致在原子级别上光滑 的晶体表面。在步骤408，在沟槽(由沟槽边缘318限定)的表面上形成牺牲层。例如，通过热 氧化或使用KrA)2等离子体的等离子体氧化来形成具有厚度为3 IOnm的牺牲氧化物。在步骤410，除去牺牲层。使用HF和HCl溶液或使用HF蒸汽清除来对牺牲层进行 湿蚀刻。随后的步骤可在相同的处理腔室内执行，由于这种牺牲层的除去避免了不期望的、可造成陷阱形成的自然氧化物的形成。在步骤412，清洁沟槽(由沟槽边缘318限定)。例如，可用具有包括用于降低的 表面粗糙度的较少量的碱的过氧化氢氨水(NH4OH = H2O2:去离子水)来清洁沟槽。在步骤414，在氢气或氘气中对(由沟槽边缘318限定的)沟槽进行退火。可在 700和900°C之间的温度下持续1 10分钟的时间段来执行退火。沟槽可以具有5埃或者 更小的表面粗糙度，表面粗糙度可通过计算与50nmX50nm的面积相关联的表面高度(即， 局部表面高度)的标准偏差或者计算通过沟槽半导体表面的截面线的高度标准偏差来确 定。根据另一实施方式，沟槽可具有1埃或者更小的表面粗糙度。根据另一实施方式，沟槽 可具有0. 5埃或者更小的表面粗糙度。在步骤416，在沟槽的表面上形成第一沟槽隔离部分。第一沟槽隔离部分可以是电 介质层。电介质层可包括任意电介质材料。电介质层可包括氧化物(例如氧化硅)、氮化物 (例如氮化硅)、氧氮化物(例如氧氮化硅或者氮化的氧化硅)中的至少一种。电介质层可 包括与(由沟槽边缘318限定的)沟槽的半导体表面接触的高k材料(例如，氧化铪HfO2 或者硅酸铪HfSiON)或其它合适的材料。第一沟槽隔离部分可通过以300°C和600°C之间 的温度、通过热氧化或使用Kr/02等离子体氧基氧化的等离子体氧化来形成。可选地，可使 用热氧化处理。在某些实施方式中，沟槽隔离区域的第一部分的厚度为50nm或者更小。在某些实 施方式中，沟槽隔离区域的第一部分的厚度为30nm或者更小。在某些实施方式中，沟槽隔 离区域的第一部分的厚度为20nm或者更小。在某些实施方式中，沟槽隔离区域的第一部分 的厚度为15nm或者更小。在某些实施方式中，沟槽隔离区域的第一部分的厚度为IOnm或 者更小。在某些实施方式中，沟槽隔离区域的第一部分的厚度为5nm或者更小。如果使用热氧化技术，优选使用较高的处理温度。如果使用较低的温度，可使用应 力释放退火来降低由于机械应力而产生的陷阱量(例如，由于在半导体(例如，硅)和沟槽 的电介质层之间的栅格常数失配而导致的栅格变形)。以900°C和1200°C之间的温度持续 1和60秒之间的时间段，通过使用快速热退火、尖峰退火或者激光退火来执行应力释放退 火。温度的实例包括，但不限于，900°C、950°C、1000°C、1050°C、1100°C、1150"C和 1200"C。 时间段的实例包括，但不限于，1秒、5秒、10秒、20秒、30秒、40秒、50秒和60秒。在步骤418，可按照上述方式将诸如卤族元素或者氘的第二噪声降低剂引入第一 电介质层中。例如，可通过CF4等离子体处理将氟引入，或者可通过等离子体掺杂处理将氟 引入。根据特定实施方式，第二噪声降低剂可与第一噪声降低剂类似或相同，并且可以用与 引入第一噪声降低剂类似或不同的方式进行引入。可在第一沟槽隔离部分完全形成后引入 噪声降低剂，或者可选地，在第一沟槽隔离部分的形成过程中引入。作为这种可选方式的一 个实例，可形成第一沟槽隔离部分的一部分，随后进行噪声降低剂的引入。因此，形成第一 沟槽隔离部分的另外部分，随后进行噪声降低剂的进一步引入等。因此，噪声降低剂可具有 均勻的轮廓(profile)，分级的轮廓，或其它期望的分布。在步骤420，可形成厚度在5和50nm之间的氮化物层。在步骤422，在第一沟槽隔离部分(或者在步骤420中，例如通过CVD处理形成的 氮化物层)上形成第二沟槽隔离部分。可随后执行应力释放退火以形成第二沟槽隔离部 分。此外，然后可形成LDMOS器件的栅极电介质层，栅电极，源极区域和漏极接触区域。12
Mrk尽管所描述的主题在语言上具体限定结构特征和/或方法动作，可以理解的是， 所附权利要求所限定的主题没有必要局限于所描述的具体特征或动作。相反，将具体特征 或动作公开为实施权利要求的优选形式。
权利要求
1.一种半导体器件，包括在半导体衬底中的第一掺杂区域；沟槽隔离区域；以及位于所述第一掺杂区域和所述沟槽隔离区域之间的第二掺杂区域，其中所述沟槽隔离 区域和所述第二掺杂区域至少部分地形成在所述第一掺杂区域中。
2.根据权利要求1所述的器件，其中，所述第一掺杂区域具有与所述第二掺杂区域相 反的导电类型。
3.根据权利要求1所述的器件，其中，空间电荷区域在所述第二掺杂区域和所述第一 掺杂区域之间延伸。
4.根据权利要求1所述的器件，其中，所述沟槽隔离区域和所述第二掺杂区域完全形 成在所述第一掺杂区域中。
5.根据权利要求1所述的器件，其中，所述沟槽隔离区域包括噪声降低剂。
6.根据权利要求5所述的器件，其中，所述噪声降低剂包括卤族元素或氘。
7.根据权利要求5所述的器件，其中，所述沟槽隔离区域包括第一部分和第二部分，其 中所述第一部分在所述半导体衬底和所述第二部分之间，至少所述第一部分包括所述噪声 降低剂。
8.根据权利要求1所述的器件，其中，所述半导体衬底包括基本衬底部分和器件衬底 部分。
9.根据权利要求8所述的器件，其中，所述器件衬底部分包括外延层。
10.根据权利要求1所述的器件，其中，所述半导体器件是LDMOS器件。
11.一种半导体器件，包括第一掺杂区域；沟槽隔离区域；以及在所述第一掺杂区域中并至少部分地包围所述沟槽隔离区域的第二掺杂区域，所述第 一和第二掺杂区域具有相同的导电类型，所述第二掺杂区域具有比所述第一掺杂区域高的 导电性。
12.根据权利要求11所述的器件，其中，所述第二掺杂区域的峰浓度与所述沟槽隔离 区域相隔至少10nm。
13.根据权利要求11所述的器件，其中，所述半导体器件是LDMOS器件。
14.根据权利要求11所述的器件，其中，至少部分所述第二掺杂区域与漏极接触区域 相邻。
15.根据权利要求11所述的器件，其中，至少部分所述第二掺杂区域直接与所述漏极 接触区域相接触。
16.一种半导体器件，包括掺杂区域；以及至少部分地在所述掺杂区域中的沟槽隔离区域，至少一部分所述沟槽隔离层包括噪声 降低剂。
17.根据权利要求16所述的器件，其中，所述噪声降低剂包括卤族元素或氘。
18.根据权利要求16所述的器件，其中，所述噪声降低剂包括氯或氟。
19.根据权利要求16所述的器件，其中，所述器件是LDMOS器件。
20.一种在横向扩散金属氧化物半导体(LDM0Q器件中形成沟槽隔离区域的方法，所 述方法包括在半导体衬底中形成掺杂区域；在所述掺杂区域中形成沟槽隔离区域，所述沟槽隔离区域或者所述沟槽隔离区域与所 述掺杂区域之间界面中的至少一个被配置为降低LDMOS器件中的低频噪声。
21.根据权利要求20所述的方法，其中，形成沟槽隔离包括，形成具有小于5埃的表面 粗糙度的沟槽表面。
22.根据权利要求20所述的方法，进一步包括，在所述沟槽区域中形成电介质层之前 将噪声降低剂引入所述沟槽中。
23.根据权利要求22所述的方法，其中，引入所述噪声降低剂包括等离子体掺杂处理。
24.根据权利要求22所述的方法，其中，引入所述噪声降低剂包括离子植入处理。
25.根据权利要求20所述的方法，其中，形成所述沟槽隔离区域包括，形成第一电介质 部分和形成第二电介质部分，所述方法进一步包括，在形成所述第二电介质部分之前，将噪 声降低剂引入所述第一电介质部分中。
26.根据权利要求22所述的方法，其中，所述噪声降低剂包括氟。
27.根据权利要求22所述的方法，其中，所述噪声降低剂包括氯。
28.根据权利要求22所述的方法，其中，所述噪声降低剂包括氘。
29.根据权利要求20所述的方法，其中，所述掺杂区域是第一导电类型，所述方法进一 步包括，在形成所述沟槽隔离区域的第一部分之前，将噪声降低剂和与所示掺杂区域相反 的导电类型的掺杂物引入所述掺杂区域中。
30.根据权利要求20所述的方法，其中，所述掺杂区域是第一导电类型，所述方法进一 步包括，在形成所述沟槽隔离区域的所述第一电介质部分之前，将与所述掺杂区域相反的 导电类型的掺杂物引入所述掺杂区域中。
31.根据权利要求20所述的方法，其中，形成所述沟槽隔离区域包括，在所述半导体衬 底中蚀刻沟槽并在沟槽内形成至少一种电介质材料，所述方法进一步包括，在所述半导体 衬底中蚀刻所述沟槽之后并且在形成所述电介质材料之前，在氩气中进行退火。
32.根据权利要求20所述的方法，其中，形成所述沟槽隔离区域包括形成第一电介质 部分和形成第二电介质部分，所述方法进一步包括，在形成所述沟槽隔离区域的所述第一 电介质部分之前，在氢气或氘气中进行退火。
33.根据权利要求20所述的方法，其中，形成所述沟槽隔离区域包括形成第一电介质 部分和形成第二电介质部分，其中，所述沟槽隔离区域的所述第一电介质部分由使用KrA)2 等离子体的等离子体氧基氧化来形成。
34.根据权利要求20所述的方法，其中，在沟槽区域中形成电介质之前，所述方法进一 步包括使用KrA)2等离子体生长牺牲氧化物层；以及在将噪声降低剂引入所述沟槽区域中之后，除去牺牲氧化物层。
35.根据权利要求20所述的方法，其中，形成所述沟槽隔离区域包括，形成第一电介质 部分和形成第二电介质部分，所述方法进一步包括，在形成沟所述道隔离区域的所述第二电介质部分之前，在所述沟槽隔离区域的所述第一电介质部分上形成氮化物层。
36.根据权利要求20所述的方法，进一步包括，将噪声降低剂引入所述沟槽隔离区域中。
37.一种包括沟槽的半导体器件，所述沟槽具有小于5埃的半导体表面粗糙度。
38.根据权利要求37所述的器件，其中，所述器件是LDMOS器件。
全文摘要
本发明公开了半导体器件及其方法，具体而言，涉及一种横向扩散金属氧化物半导体(LDMOS)器件和与沟槽隔离相关联的器件、方法和技术。
文档编号H01L21/336GK102054872SQ20101053461
公开日2011年5月11日 申请日期2010年11月5日 优先权日2009年11月6日
发明者乌韦·霍戴尔, 乔瓦尼·卡拉布雷塞, 多玛格杰·西普拉克, 沃尔夫冈·莫尔泽尔 申请人:英飞凌科技股份有限公司