专利名称：制造半导体器件的方法
技术领域：
以下说明涉及半导体器件的制造技术，更具体地说，涉及用于制造具有垂直沟道 的高电压半导体器件。更具体地说，下面的说明还涉及制造沟槽金属氧化物半导体(MOS) 晶体管的方法。
背景技术：
在主要用作高电压半导体器件的诸如DM0S(双扩散M0S)的金属氧化物半导体 (MOS)晶体管中，一般按照与衬底表面平行的方向形成沟道。但是，近来，随着半导体器件的 设计规则的减少，在高集成度方面有优势的具有垂直沟道的高电压MOS晶体管(即，“沟槽 M0S”晶体管)逐渐引起更多的关注。简要描述沟槽MOS晶体管的结构，在衬底的下表面上 布置漏极，在衬底的上表面上布置源极，并且在衬底的表面中限定的沟槽中布置栅极。电流 在衬底的向上和向下方向上沿沟槽的侧壁流动。当设计具有上述结构的沟槽MOS晶体管时，希望使电容组件最小化以增加开关速 度。为此目的，本申请人已经在2007年11月19日公开了 “沟槽MOSFET及其制造方法”(参 见韩国专利公报No. 10-2009-0051642)。在该专利文献中，为了使栅极与漏区或漂移区之间 的电容组件最小化而由此增加开关速度，在沟槽下方形成了宽度比沟槽的宽度大的扩散氧 化物层。下面，将参考图1来描述本申请所公开的沟槽MOS晶体管的制造方法。图1是例示常规沟槽MOS晶体管的截面图。参照图1来描述用于制造沟槽MOS晶体管的常规方法，通过选择性地刻蚀包括作 为漏区(或漂移区)的外延层Iio和本体层120的衬底100来限定沟槽131。当在沟槽131 的侧壁上形成间隔体(未示出)后，使用间隔体作为刻蚀阻障来刻蚀衬底100的位于沟槽 131下方的部分，由此限定了用于形成扩散氧化物层的沟(未示出)。扩散氧化物层135通 过执行热氧化工艺而形成，其宽度大于沟槽131的宽度。在去除了间隔体后，第一栅氧化物 层132形成。形成栅极130以填充沟槽131，并且形成源区140、接触区150、第二栅氧化物 层160和上部金属170。在常规技术中，尽管通过形成宽度比沟槽131的宽度大的扩散氧化物层135可以 降低介于栅极130和用作漏区的外延层110之间的电容，但造成了由于栅极130和衬底 100(实际为漏极)之间的电容而导致开关速度降低的问题。另外，因为布置在栅极130和 衬底100之间的扩散氧化物层135的宽度大于沟槽131的宽度，因而造成了栅极130和衬 底100之间的电容进一步增大的问题。而且，尽管在形成扩散氧化物层135时使用热氧化，但由于氧化物层从衬底100的 表面生长这一热氧化特性，可能在扩散氧化物层135中产生孔隙(keyhole)(参见附图标记 “A”)，由此，很可能使半导体器件的特性劣化。
发明内容
一个实施方式可以旨在提供一种用于制造半导体器件的方法，该方法可以提高沟槽MOS晶体管的开关速度。另一个实施方式可以旨在提供一种用于制造半导体器件的方法，该方法可以防止 沟槽MOS晶体管的特性由于孔隙的存在而劣化。在一个总的方面中，提供了一种用于制造半导体器件的方法，该方法包括以下步 骤形成外槽，该外槽包括第一沟槽和形成在所述第一沟槽下方的第二沟槽，所述第二沟槽 通过刻蚀衬底而形成；通过执行热氧化工艺而形成电介质层，所述电介质层填充所述第二 沟槽，使得所述第二沟槽的宽度小于所述第一沟槽的宽度；沿包括所述电介质层的半导体 结构的表面形成栅电介质层；以及在所述栅电介质层上形成栅极，所述栅极填充所述外槽 的其余部分。在所述形成第一沟槽的步骤前，该方法还可以包括以下步骤在所述衬底的下表 面上形成第二导电类型的漏区。在该方法中，所述电介质层可以包括氧化硅层。在该方法中，所述形成沟槽的步骤可以包括以下步骤在所述衬底上形成硬掩模 图形；通过使用所述硬掩模图形作为刻蚀阻障来刻蚀所述衬底以形成所述第一沟槽；在所 述第一沟槽的侧壁上形成间隔体；以及通过利用所述硬掩模图案和所述间隔体作为刻蚀阻 障来刻蚀所述衬底的位于所述第一沟槽下方的部分，从而形成所述第二沟槽。在所述形成间隔体的步骤前，该方法还可以包括以下步骤在所述第一沟槽的表 面上形成牺牲电介质层；和部分刻蚀所述牺牲电介质层以使其与所述硬掩模图案的边缘齐 平。在该方法中，所述形成间隔体的步骤可以包括以下步骤在所述牺牲电介质层上 形成氮化物层；和通过针对所述氮化物层执行全刻蚀(blanket etching)工艺来形成所述 间隔体。在该方法中，所述牺牲电介质层可以通过热氧化工艺形成。在该方法中，所述牺牲电介质层可以包括氧化物层，并且所述间隔体可以包括氮 化物层。该方法还可以包括以下步骤在形成所述硬掩模图案的同时，在所述衬底的所述 下表面上形成防止变形层。在该方法中，所述硬掩模图案和所述防止变形层中的每一个都可以被形成为其中 顺序地层叠了氧化物层、氮化物层和氧化物层的三层。在该方法中，在去除所述硬掩模图形、所述间隔体和所述牺牲电介质层后，通过执 行热氧化工艺，可以在所述衬底的全部露出表面上执行所述形成栅电介质层的步骤。在所述形成栅电介质层前，该方法还可以包括以下步骤填充在所述电介质层中 产生的孔隙。在该方法中，所述填充孔隙的步骤可以包括以下步骤沿结构的表面淀积牺牲层 以填充在所述电介质层中产生的所述孔隙；将所述牺牲层转变为与所述电介质层相同的 层；以及除了所述牺牲层的填充在所述孔隙中的部分外，去除所述牺牲层的其他部分。在该方法中，所述牺牲层可以包括硅层，并且通过在氧气氛下执行热氧化工艺，所 述牺牲层可以转变为氧化硅层。在该方法中，所述牺牲层可以被形成为具有能够填充所述孔隙的厚度。在该方法中，所述牺牲层可以被形成为具有大约200A至大约400A的厚度。在所述形成栅极的步骤后，该方法还可以包括以下步骤在所述沟槽的每一侧在 所述衬底中形成第一导电类型的阱；在所述阱中形成第二导电类型的源区；在所述衬底的 整个表面上形成层间电介质层；通过选择性地刻蚀所述层间电介质层和所述衬底，形成通 过所述源区露出所述阱的接触孔；通过将第一导电类型的杂质离子注入所述接触孔的底表 面中，形成接触区；以及形成填充所述接触孔的布线线路。在该方法中，所述阱的深度可以被设置为从所述衬底的上表面的角度来看与所述 第一沟槽的深度相同或小于所述第一沟槽的深度。在所述形成栅电介质层前，该方法还可以包括以下步骤填充在所述电介质层中 产生的孔隙。通过下面详细的描述、附图和权利要求，其他特征和方面可以是显而易见的。
图1是例示常规沟槽MOS晶体管的截面图。图2A至图观是例示根据实施方式的用于制造沟槽晶体管的方法的工艺的截面 图。在这些附图和详细的描述中，除非另外说明，否则应当始终将相同的附图标号理 解为指示相同的元件、特征和结构。为了清楚、例示和方便，在绘制这些元件时可能夸大了 这些元件的相对尺寸。
具体实施例方式提供下面的详细描述以帮助读者获得对本文所描述的方法、装置和/或系统的全 面理解。因此，将向本领域普通技术人员提出本文所描述的系统、装置和/或方法的各种变 化、修改和等同物。所描述的一系列处理步骤和/或操作是示例；但是，除了必须按照特定 顺序发生的步骤和/或操作以外，步骤和/或操作的顺序并不限于本文中所阐述的顺序，并 且可以如本领域中已知的那样发生变化。另外，为了更加清楚和简要，可以略去对公知的功 能和构造的描述。当把第一层称为位于第二层“上”或衬底“上”时，不仅表示第一层直接形成在第 二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。本文中使用的术语“衬底”可以是任何支承结构，其包括但不限于具有其上可以制 造器件的表面的半导体衬底。应当将半导体衬底理解为包括硅、绝缘体上硅(SOI)、蓝宝石 上硅(SOS)、掺杂和未掺杂半导体、由基部半导体基础支承的硅的外延层以及包括由硅以外 的半导体制成的半导体结构在内的其他半导体结构。当在下面的描述中提到半导体衬底 时，可能已经利用了之前的工艺步骤以在基部半导体或基础中或者在它们上形成了各区或 结。下面将要描述的实施方式提供了一种用于制造半导体器件的方法，该方法可以提 高沟槽金属氧化物半导体(M0Q晶体管的开关速度。下面，在该实施方式中，将描述具有N 型沟道的沟槽MOS晶体管。因此，在下面的描述中，第一导电类型是指P型，而第二导电类 型是指N型。当然，实施方式的技术特征可以按照相同方式应用于P型DMOS晶体管。在这
6样的示例中，第一导电类型可以是指N型而第二导电类型是指P型。图2A至图I是例示根据实施方式的用于制造沟槽MOS晶体管的方法的工艺的截 面图。参考图2A，可以分别在第二导电类型的衬底31的上表面和下表面上形成叠层(均 具有顺序层叠的第一、第二和第三硬掩模层33、34和3 ，衬底31可以具有形成在其后表面 上的第二导电类型的漏区32。硅衬底可以用作衬底31。第二导电类型的衬底31可以充当 漂移区。第一硬掩模层33和第三硬掩模层35可以形成为氧化物层。例如，第一硬掩模层 33可以通过热氧化形成为具有例如大约500A的厚度的氧化硅层(SiO2)，并且第三硬掩模 层35可以通过HLD (高温低压淀积)形成为具有例如大约2000人的厚度的氧化物层。第二 硬掩模层34可以使用具有与第一硬掩模层33和第三硬掩模层35不同的刻蚀选择性的材 料来例如形成为氮化物层，例如氮化硅层(Si3N4)，且具有例如大约1400人的厚度。可以在衬底31的上表面和下表面上形成的第一、第二和第三硬掩模层33、34和35 不仅可以用作硬掩模，而且可以用作在后续工艺中防止衬底31变形的防止变形层。在通过选择性地刻蚀在衬底31的上表面上形成的第一、第二和第三硬掩模层33、 34和35而形成硬掩模图形36后，可以通过使用硬掩模图形36作为刻蚀阻障将衬底31刻 蚀预定的深度，这样就限定了第一沟槽37A。用于限定第一沟槽37A的刻蚀工艺可以通过 干法刻蚀(例如，等离子刻蚀)来执行。这可以使得第一沟槽37A的侧壁具有垂直的轮廓。 第一沟槽37A的宽度由“W1”指示。参照图2B，为了去除可能在限定第一沟槽37A的过程中产生的副产品，可以执行 清洁工艺。当通过清洁工艺去除副产品时，可以同时去除在衬底31的上表面和下表面上形 成的第三硬掩模层35。被去除了第三硬掩模层35的硬掩模图形36由标号36A指示。可以在已经历清洁工艺的第一沟槽37A的表面上，S卩，侧壁和底表面上，形成牺牲 电介质层38。牺牲电介质层38的作用在于可以消除在执行限定第一沟槽37A的刻蚀工艺 时可能在第一沟槽37A的表面上发生的损伤，并且在执行随后的工艺时保护第一沟槽37A 的表面。牺牲电介质层38可以被形成为具有例如大约1000A的厚度。可以发挥上述作用 的牺牲电介质层38可以被形成为例如氧化硅层的氧化物层。用作牺牲电介质层38的氧化 硅层可以通过热氧化形成，以更有效地消除在第一沟槽37A的表面上的损伤。由于通过对衬底31进行部分氧化而形成氧化物层的热氧化的特性，牺牲电介质 层38的多个部分可以按照不与硬掩模图形36A的边缘齐平的方式在第一沟槽37A的表面 上突出，并且牺牲电介质层38的其他部分可以保留在衬底31中。牺牲电介质层38可以被部分刻蚀为与硬掩模图形36A的边缘齐平。也就是说，可 以选择性地去除牺牲电介质层38的可超过硬掩模图形36A的边缘突出到第一沟槽37A中 的部分。用于部分刻蚀牺牲电介质层38的刻蚀工艺可以通过湿法刻蚀来执行，可以使用 氢氟酸(HF)溶液或BOE(缓冲氧化物刻蚀剂)溶液作为刻蚀溶液。例如，在牺牲电介质层 38被形成为具有例如大约1000人的厚度的示例中，可以通过刻蚀工艺将牺牲电介质层38 刻蚀掉大约400人。通过控制刻蚀时间可以控制牺牲电介质层38的刻蚀厚度。牺牲电介质层38可以被刻蚀为与硬掩模图形36A的边缘齐平的一个原因是，确保
7在形成间隔体的后续工艺中可以防止间隔体的厚度由于牺牲电介质层38的突出部分而局 部地降低，这提高了后续工艺的稳定性。可以被刻蚀为与硬掩模图形36A的边缘齐平的牺牲电介质层38将由标号38A指示。参考图2C，间隔体39可以形成在硬掩模图形36A的侧壁和第一沟槽37A的侧壁 上。使用与第二硬掩模层34相同的材料，可以将间隔体39形成为氮化物层，并且具有例如 大约ι oooA的厚度。作为示例，由于可以通过在图2B中示出的半导体结构中的第一沟槽37A的表面上 淀积氮化物层后执行全刻蚀工艺而形成间隔体39，因此间隔体39可以具有从其下端到其 上端逐渐减小的厚度。在这点上，如果牺牲电介质层38A具有超过硬掩模图形36A的边缘 突出到第一沟槽37A中的形状，则间隔体39的上部可能由于牺牲电介质层38A的突出部分 的存在(例如，由于牺牲电介质层38A在第一沟槽37A的上部(或入口部分)处突出的部 分的存在)而进一步减小。否则，间隔体39的上部可以不正常地形成，从而露出牺牲电介 质层38A。但是，在一个实施方式中，由于如上所述地可以部分刻蚀牺牲电介质层38A以使 得牺牲电介质层38A可以与硬掩模图形36A的边缘齐平的事实，可以防止间隔体39不正常 地形成。因而，可以避免由于间隔体39的不正常形成而出现的处理误差。使用硬掩模图形36A和间隔体39作为刻蚀阻障，可以刻蚀牺牲电介质层38A的可 形成在第一沟槽37A的底表面上的部分，随后，可以通过刻蚀衬底31的位于第一沟槽37A 的底表面下方的部分来限定第二沟槽37B。第二沟槽37B的宽度由“W2”指示。包括第一沟 槽37A和第二沟槽37B的外槽可以由标号37指示。具体地说，第二沟槽37B的宽度W2可以设置成小于第一沟槽37A的宽度W1，以降 低半导体器件的特征导通电阻。第二沟槽37B的宽度W2可以通过控制间隔体39的厚度来 控制。第二沟槽37B的深度(或高度)可以设置成与第一沟槽37A的高度相同。但是，第 二沟槽37B的深度(或高度)可以设置成大于或小于第一沟槽37A的高度，这取决于期望 的半导体器件特性。参照图2D，在执行清洁工艺以去除在限定第二沟槽37B的过程中可能产生的副产 品后，可以形成电介质层40以填充第二沟槽37B。电介质层40的宽度W3可以设置成小于 第一沟槽37A的宽度Wl (例如，Wl > W3)。另外，Wl > W3 > W2。电介质层40可以起到减小栅极(可以通过后续工艺形成，如下面图2H中的栅极 44A)与漏区32之间的电容的作用，电介质层40可以形成为例如氧化硅层的氧化物层，并且 具有例如大约2200人的厚度。例如，为了使得填充第二沟槽37B的电介质层40具有进一步 提高的膜质量、消除第二沟槽37B的表面上的损伤并增加电介质层40的高度以大于第二沟 槽37B的预设深度并更有效地减小栅极与漏区32之间的电容，电介质层40可以通过热氧 化而形成为氧化物层。由于可通过部分氧化衬底31而形成氧化物层的热氧化的特性，电介 质层40可以形成为具有比第二沟槽37B的高度大的高度和比第二沟槽37B的宽度W2宽的 宽度W3。因此，在初始地限定第二沟槽37B时，可以考虑上述因素来确定第二沟槽37B。为了通过热氧化而形成具有例如大约2200人的厚度的电介质层40，可能需要在 高温下执行热氧化较长时段。在这点上，可能存在着在热氧化工艺期间衬底31由于施加在衬底31上的热能而变形的可能性。但是，在实施方式中，通过可以在衬底31的上表面和下 表面上形成的第一和第二硬掩模层33和34，可以更有效地防止衬底31在形成电介质层40 的工艺中变形。同时，在形成可以填充第二沟槽37B的电介质层40时，可以使用化学气相淀积 (CVD)、物理气相淀积(PVD)、旋涂，而不使用热氧化。但是，因为与可以通过热氧化而形成的 电介质层40相比，可以通过热氧化之外的淀积或涂敷方法而形成的电介质层40的膜质量 可能不佳，所以在后续工艺中更有可能出现电介质层40的损耗(或损伤)，并且可以造成由 于膜质量不佳而导致电容增大的问题。另外，热氧化之外的淀积或涂敷方法可能不选择性 地仅填充第二沟槽37B的内部。因此，由于填充第二沟槽37B的电介质层40可以通过淀积 电介质层40以完全填充外槽37和对填充第二沟槽37B的电介质层40进行部分刻蚀的一 系列工艺形成，因此与通过热氧化而形成电介质层40相比，处理过程可能较复杂，由此可 能降低半导体器件的生产率。此外，当需要增加第二沟槽37B的深度时，根据期望的半导体 器件特性可能更加难以通过热氧化之外的淀积或涂敷方法无瑕疵地(例如，有孔隙)地稳 定地形成填充第二沟槽37B的电介质层40。由于氧化物层从衬底31的表面生长的热氧化的特性，可能在电介质层40中产生 孔隙(参见标号“A”)。由于在电介质层40中产生的孔隙可以使半导体器件的特性在后续 工艺中劣化，因此去除孔隙可能是有利的。参照图2E，可以在包括电介质层40的半导体结构的上表面上形成(见图2D)牺牲 层41。牺牲层41可以形成为硅层。多晶硅层可以用作该硅层。实施方式不旨在限于上述 示例。例如，牺牲层41可以形成为具有能够填充在电介质层40中产生的孔隙的厚度。例 如，牺牲层41可以形成为具有从例如大约200人到大约400A的厚度。作为参照，如果牺牲 层41具有小于例如大约200人的厚度，则孔隙不大可能被充分填充。如果牺牲层41具有大 于大约400A的厚度，则牺牲层41比较可能在后续工艺中全部转变为电介质层。参考图2F，通过执行转变工艺(或替代工艺)，牺牲层41可以转变为与电介质层 40相同的层(例如，氧化物层)。例如，通过执行氧化工艺，牺牲层41可以转变为氧化物层。 可以转变为氧化物层的牺牲层41将由标号42表示。 用于将牺牲层41转变为与电介质层40相同的层的氧化工艺可以按照在氧气氛中 执行退火的方式来进行，并且为了增强反应性，可以附加地采用等离子体气氛。同时，无需形成牺牲层42以填充孔隙，与电介质层40相同的层(即，氧化物层) 可以通过化学气相淀积或物理气相淀积来淀积。在这点上，为了获得不仅可以填充孔隙而 且还可以具有提高的膜质量的氧化物层，通过转变工艺形成牺牲层42可以比通过化学气 相淀积或物理气相淀积形成牺牲层42更加优选。参照图2G，通过选择性地刻蚀牺牲层42的除了牺牲层42的填充在孔隙中的部分 之外的其他部分(即，在第一沟槽37A的侧壁和硬掩模图形36A的表面上的部分)，牺牲层 42可以仅保留在孔隙中。例如，用于使得牺牲层42仅保留在孔隙中的刻蚀工艺可以通过湿 法刻蚀来执行。刻蚀后的牺牲层42将由标号42A表示。通过上述工艺，可以形成可包括填充第二沟槽37B的电介质层40和填充电介质层 40中产生的孔隙的牺牲层42A的底部电介质层43。
可以去除可形成在衬底31的上表面和下表面上的第二硬掩模层34和间隔体39。 例如，第二硬掩模层34和间隔体39可以通过湿法刻蚀去除，并且磷酸溶液可以用作刻蚀溶 液。通过去除可以在衬底31的上表面和下表面上形成的第一硬掩模层33以及牺牲电 介质层38A，可以露出第一沟槽37A的表面。例如，第一硬掩模层33和牺牲电介质层38A可 以通过湿法刻蚀去除，并且氢氟酸溶液或者BOE溶液可以用作刻蚀溶液。露出第一沟槽37A的所有表面的一个原因是因为通过后续工艺可以在第一沟槽 37A中形成栅电介质层和栅极。换言之，如果已经形成的底部电介质层43保留在第一沟槽 37A中，则栅电介质层和栅极的预置形状可能由于底部电介质层43的存在而改变。这样，半 导体器件的工作特性更加可能劣化。用于去除第一和第二硬掩模层33、34、牺牲层42和牺牲电介质层38A的全部工艺 可以通过湿法刻蚀来执行的一个原因可以是防止已经形成的半导体结构受到损害(或损 失)。如果通过干法刻蚀执行去除工艺，则已经形成的结构更可能由于加速粒子或等离子而 改变，并且半导体器件的工作特性更加可能劣化。参考图2H，栅电介质层51可以形成在衬底31的上表面和第一沟槽37A的表面上。 栅电介质层51可以形成为氧化物层，例如氧化硅层。用于栅电介质层51的氧化硅层可以 通过例如热氧化而形成。栅导电层44可以按照填充外槽37的其余部分的方式在衬底31的整个表面上形 成在栅电介质层51上。栅导电层44可以形成为单层的硅层或金属层，或者形成为其中层 叠了硅层和金属层的叠层。通过选择性地刻蚀栅导电层44，可以形成可填充外槽37的其余部分的栅极44A。 通过执行全刻蚀(如回蚀)和平坦化(如化学机械抛光(CMP))直到露出在衬底31的上表 面上形成的栅电介质层51，可以形成栅极44A。参照图21和图2J，通过将杂质离子注入到衬底31中，可以在外槽37的两侧上形 成第一导电类型的阱45和第二导电类型的源区46。例如，阱45的高度可以设置成从衬底 31的上表面(的角度)观察时大于源区46的高度，并且阱45的深度可以设置成与第一沟 槽37A的深度相同或小于第一沟槽37A的深度。介于阱45和漏区32之间的衬底31可以 用作漂移区。例如，为了防止在漂移区和栅极44A之间产生电容，阱45的深度可以设置成 与第一沟槽37A的深度相同。在执行形成阱45和源区46的注入工艺时，可在衬底31的上表面上形成的栅电介 质层51可以用作网栅(screen barrier)。在形成层间电介质层47以覆盖衬底31的整个表面后，例如通过刻蚀源区46的层 间电介质层47和衬底31，可以形成接触孔48以露出阱45的上表面。接触孔48可以形成 可连接源区46和阱45的布线线路(例如，图I中的布线线路50)。通过将第一导电类型的杂质离子注入到衬底31的可由于接触孔48的形成而露出 的阱45，可以形成第一导电类型的接触区49。接触区49可以起到提高将通过后续工艺形 成的布线线路与阱45之间的接触特性的作用。参照图2K，可以形成布线线路50来填充接触孔48。在实施方式中，通过形成可填充第二沟槽37B并可具有比第一沟槽37A的宽度(例如，宽度Wl)小的宽度(例如，宽度W2)的电介质层40，可以减小栅极44A与漏区32之 间的电容，由此可以提高半导体器件的开关速度。此外，可以减小半导体器件的特征导通电 阻。另外，通过去除在可填充第二沟槽37B的电介质层40中产生的孔隙，能够防止半 导体器件的工作特性由于孔隙的存在而劣化。从上述描述中显而易见的是，在实施方式中，由于可以形成可填充第二沟槽(例 如，第二沟槽37B)且可具有比第一沟槽的宽度(例如，第一沟槽37A的宽度Wl)小的宽度 (例如，宽度W2)的电介质层这一事实，可以减小栅极与漏区之间的电容，并且可以提高半 导体器件的开关速度。另外，由于电介质层可以形成为具有比第一沟槽的宽度小的宽度，因 此可以减小半导体器件的特征导通电阻。此外，在实施方式中，由于电介质层可以通过热氧化工艺形成，因此电介质层的深 度(或高度)可以被增加成大于第二沟槽的深度(或高度)。这样，可以更有效地减小栅极 与漏区之间的电容。而且。在实施方式中，去除了在填充第二沟槽的电介质层中限定的孔隙，由此能够 防止半导体器件的工作特性由于孔隙的存在而劣化。上面已经描述多个示例。但是，将理解的是，可以做出各种变形。例如，如果按照不 同的顺序执行上述技术和/或如果按照不同的方式组合所描述的系统、结构、装置或电路 中的组件和/或通过其他组件或其等同物替换或补充这些组件，可以获得适当的结果。因 此，其他实现落入所附的权利要求的范围内。本申请要求2009年11月19日提交的韩国专利申请No. 10-2009-111886的优先 权，就各方面而言，以引用的方式将其并入本文，如同在此进行了完整阐述一样。
1权利要求
1.一种制造半导体器件的方法，该方法包括以下步骤 形成外槽，所述外槽包括第一沟槽；和形成在所述第一沟槽下方的第二沟槽，所述第二沟槽通过刻 蚀衬底而形成；通过执行热氧化工艺形成电介质层，所述电介质层填充所述第二沟槽，使得所述第二 沟槽的宽度小于所述第一沟槽的宽度；沿包括所述电介质层的半导体结构的表面形成栅电介质层；以及 在所述栅电介质层上形成栅极，所述栅极填充所述外槽的其余部分。
2.根据权利要求1所述的方法，该方法在所述形成第一沟槽的步骤前还包括在所述衬 底的下表面上形成第二导电类型的漏区的步骤。
3.根据权利要求1所述的方法，其中，所述电介质层包括氧化硅层。
4.根据权利要求1所述的方法，其中，所述形成沟槽的步骤包括以下步骤 在所述衬底上形成硬掩模图形；通过使用所述硬掩模图形作为刻蚀阻障来刻蚀所述衬底以形成所述第一沟槽； 在所述第一沟槽的侧壁上形成间隔体；以及使用所述硬掩模图形和所述间隔体作为刻蚀阻障，通过刻蚀所述衬底的位于所述第一 沟槽下方的部分来形成所述第二沟槽。
5.根据权利要求4所述的方法，该方法在所述形成间隔体的步骤之前还包括以下步骤在所述第一沟槽的表面上形成牺牲电介质层；和部分刻蚀所述牺牲电介质层以使其与所述硬掩模图形的边缘齐平。
6.根据权利要求5所述的方法，其中，所述形成间隔体的步骤包括以下步骤 在所述牺牲电介质层上形成氮化物层；和通过对所述氮化物层执行全刻蚀工艺来形成所述间隔体。
7.根据权利要求4所述的方法，其中，所述牺牲电介质层通过热氧化工艺形成。
8.根据权利要求6所述的方法，其中 所述牺牲电介质层包括氧化物层；并且 所述间隔体包括氮化物层。
9.根据权利要求4所述的方法，该方法还包括以下步骤在形成所述硬掩模图形的同 时，在所述衬底的所述下表面上形成防止变形层。
10.根据权利要求9所述的方法，其中，所述硬掩模图形和所述防止变形层中的每一个 都被形成为其中顺序地层叠了氧化物层、氮化物层和氧化物层的三层。
11.根据权利要求5所述的方法，其中，在去除所述硬掩模图形、所述间隔体和所述牺 牲电介质层后，通过执行热氧化工艺而在所述衬底的全部露出表面上执行所述形成栅电介 质层的步骤。
12.根据权利要求1所述的方法，该方法在所述形成栅电介质层的步骤前还包括填充 在所述电介质层中产生的孔隙的步骤。
13.根据权利要求12所述的方法，其中，所述填充孔隙的步骤包括以下步骤沿结构的表面淀积牺牲层，以填充在所述电介质层中产生的所述孔隙； 将所述牺牲层转变为与所述电介质层相同的层；以及 除了所述牺牲层的填充在所述孔隙中的部分外，去除所述牺牲层的其他部分。
14.根据权利要求13所述的方法，其中 所述牺牲层包括硅层；并且所述牺牲层通过在氧气氛下执行的热氧化工艺转变为氧化硅层。
15.根据权利要求13所述的方法，其中，所述牺牲层被形成为具有能够填充所述孔隙 的厚度。
16.根据权利要求14所述的方法，其中，所述牺牲层被形成为具有大约200人至大约 400人的厚度。
17.根据权利要求1所述的方法，该方法在所述形成栅极的步骤后还包括以下步骤 在所述沟槽的每一侧在所述衬底中形成第一导电类型的阱；在所述阱中形成第二导电类型的源区； 在所述衬底的整个表面上形成层间电介质层；通过选择性地刻蚀所述层间电介质层和所述衬底，形成通过所述源区露出所述阱的接 触孔；通过将所述第一导电类型的杂质离子注入所述接触孔的底表面，形成接触区；以及 形成填充所述接触孔的布线线路。
18.根据权利要求17所述的方法，其中，所述阱的深度被设置为从所述衬底的上表面 的角度来看与所述第一沟槽的深度相同或小于所述第一沟槽的深度。
19.根据权利要求11所述的方法，该方法在所述形成栅电介质层的步骤前还包括填充 在所述电介质层中产生的孔隙的步骤。
全文摘要
本发明涉及制造半导体器件的方法。该制造半导体器件的方法可以包括以下步骤形成外槽，该外槽包括第一沟槽和形成在该第一沟槽下方的第二沟槽，第二沟槽通过刻蚀衬底而形成；通过执行热氧化工艺而形成电介质层，所述电介质层填充所述第二沟槽，使得所述第二沟槽的宽度小于所述第一沟槽的宽度；沿包括所述电介质层的半导体结构的表面形成栅电介质层；以及在所述栅电介质层上形成栅极，所述栅极填充所述外槽的其余部分。
文档编号H01L21/336GK102074481SQ20101055191
公开日2011年5月25日 申请日期2010年11月17日 优先权日2009年11月19日
发明者安敏秀, 白成鹤 申请人:美格纳半导体有限公司