专利名称：一种低压埋沟vdmos器件的制作方法
技术领域：
一种低压埋沟VDMOS器件，属于半导体器件技术领域。
背景技术：
功率MOSFET (金属氧化物半导体场效应晶体管)是在MOS集成电路工艺基础上发 展起来的新一代电力开关器件。垂直双扩散金属氧化物半导体(VDM0Q器件具有输入阻抗 高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点，目前已在开关稳压 电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用。VDMOS (垂直双扩散金属氧化物半导体场效应晶体管)器件虽然在低压应用领域， 可以得到较理想的导通电阻和开关特性，但是随着集成电路应用的电源电压不断降低，由 功率器件导通电阻产生的导通损耗成为制约整个电路系统能效的一个瓶颈，所以使低压功 率器件获得较低的导通损耗一直是功率器件不断向前发展的一个方向。传统的VDMOS器件，如图1所示，其中多晶硅栅电极极9采用的是平面栅结构，电 流在流向与栅表面平行的沟道时，多晶硅栅电极9下面的P型体区5由半导体表面反型 形成的反型层沟道是电流的必经之路，它成为电流通道上的一个串联电阻，并且在低压时 VDMOS沟道电阻远远大于JFET电阻，成为VDMOS导通电阻最大组成部分。正是由于这个反 型层沟道形成的沟道电阻的存在，使得传统低压VDMOS器件难以获得较低的导通损耗。文献 B. Jayant Baliga,Fellow IEEE, Tsengyou Syau and Prasad Venkatraman, TheAccumulation-Mode Field-Effect Transistor A New Ultralow On—Resistance MOSFET，IEEEELECTRON DEVICE LETTERS, VOL. 13, NO. 8, AUGUST 1992，提供了一种沟槽栅积 累型超低导通电阻MOSFET器件，如图2所示，其中多晶硅栅采用了沟槽栅3结构代替平面 栅结构，该结构中不存在P型体区并且沟槽栅3—直延伸到N+漏区1，通过侧壁氧化等一系 列特殊加工，侧壁氧化层外侧的N—外延层区2内形成了垂直于硅片表面的沟道。工作时电 流从N+源区4直接流进垂直沟道而进入N+漏区1，使得原胞密度增加，改善了器件的导通 特性，降低了导通电阻，从而获得了较低的导通损耗。但是此种结构对制造工艺提出了更高 的要求，并且反向漏电流大。
发明内容
本发明提供一种低压埋沟VDMOS器件，该器件结构与传统的VDMOS结构类似，采 用平面工艺制作，并且在制备深P体去时使用高能离子注入取代传统的双扩散工艺，仅使 用4张光刻版。耐压可达30V以上，泄漏电流水平与传统结构基本相当，而比导通电阻仅为 95μ Ω · cm2，远小于传统结构的600μ Ω · cm2。本发明技术方案如下一种低压埋沟VDMOS器件，其基本结构如图3所示，包括金属化漏极1、N+衬底2、 N_外延层3、深P体区5、N型重掺杂区6、P型重掺杂区7、栅氧化层8、多晶硅栅电极9、金 属化源极10。金属化漏极1位于N+衬底2背面，N—外延层3位于N+衬底2正面。两个深P体区5位于N—外延层3上部的两侧，深P体区5的外侧部分通过P型重掺杂区7与金属 化源极10相连；深P体区5的内侧部分通过N型重掺杂区6与金属化源极10相连。两个 N型重掺杂区6之间的N—外延层3的表面是栅氧化层8，栅氧化层8的表面是多晶硅栅电 极9，多晶硅栅电极9与金属化源极10之间是隔离介质。所述深P体区5采用高能离子注 入工艺制作；所述栅氧化层8的厚度在5 30纳米之间。上述技术方案中深P体区5采用高能硼离子注入，注入能量为50KeV 150KeV且注入剂量在 3 X IO12 5 X IO13CnT2之间；N型重掺杂区6采用砷离子注入或砷离子扩散，砷离子能量为 IOKeV 30KeV且剂量为2X IO19 9X IO19CnT3之间；P型重掺杂区7采用硼离子注入或硼 离子扩散，硼离子能量为20 40KeV且剂量为2 X IO19 2X 102°cnT3之间。本发明所提供的一种低压埋沟VDMOS器件，采用与常规CMOS工艺相兼容的制造工 艺，在满足击穿电压且泄漏电流很小的情况下，可得到极小的比导通电阻。现以图3为例， 说明本发明的工作原理。本发明所提供的一种低压埋沟VDMOS器件，栅氧化层8厚度非常薄(仅有几纳米 到几十纳米)，而两个深P体区5之间距离为1微米左右。本发明结构在不加任何电压时， 由栅氧化层8、N_外延层3和深P体区5构成的两个埋沟结构11被上下两个耗尽区完全交 叠耗尽上面为栅氧化层8和N—外延层3构成的金属氧化物半导体结构耗尽区，下面为深P 体区5和其上方N_外延层3所构成的PN结耗尽区。当多晶硅栅电极9和金属化源极10接 地，金属化漏极1加正电压测试耐压时，埋沟结构11和结型场效应晶体管区4(由两个深P 体区5和之间的N—外延层幻同时起作用，使得漏极到源极的电流通路被完全夹断，泄漏电 流很小，击穿发生在深P体区5和其下方N_外延层3构成的PN结处；当金属化源极10接 地，多晶硅栅电极9加正电压时，埋沟结构11中形成多少载流子积累层，沟道开启，金属化 漏极1加正电压时，形成正向导通。由于结型场效应晶体管区4相对较宽(1微米左右)，所以在器件不加任何偏置的 情况下，结型场效应晶体管区4不完全耗尽，即此区可为载流子提供通路；由于埋沟区11非 常薄，所以此区在器件不加任何偏置下完全耗尽，载流子不能通过，对于埋沟区11，其耗尽 情况取决于栅氧化层8的厚度和N—外延层3及深P体区5的浓度。所以器件的导通与开 启主要取决于埋沟结构11的状况，即栅电压的偏置情况。由于栅氧化层8厚度非常薄(仅 有几纳米到几十纳米)，所以器件的栅控能力非常强，这使得器件在开启与耗尽状态之间的 转换非常容易。这样，器件的导通电阻主要取决外延层3的浓度及厚度，所以在满足器 件耐压的情况，为了减小导通电阻，应尽量增加N—外延层3的浓度及减小N—外延层3的厚 度。此外，由于栅氧化层极薄，所以器件的阈值电压较低。所提供的如图3所示的一种低压埋沟VDMOS进行了仿真。仿真器件参数为N+衬 底区2掺杂1. 8 X IO19CnT3 ;N_外延层3掺杂2 X 1016cm_3，厚度为3 μ m ；结型场效应晶体管区 4宽度(即两个深P体区5之间的距离)为1. 4um ；P体区5掺杂浓度为3 X 1017cm_3，厚度为 0. 45 μ m ；N型重掺杂区6掺杂8 X IO1W3,宽度为0. Ium ；P型重掺杂区7掺杂1. 8 X 102°cm_3， 宽度为0. Ium ；栅氧化层8厚度为8nm，宽度为1. 4um ；埋沟区11厚度为0. 05um ；仿真元胞 宽度为2 μ m。图4是上述一种低压埋沟VDMOS的击穿电压仿真曲线图，由图4可知，器件 的击穿特性良好，击穿电压可达31V，并且泄漏电流非常小。图5是其阈值电压特性仿真曲线，由图5可知，该器件的阈值电压较小，器件的转移特性在较小的栅源电压下达到饱和。 图6是导通电阻特性仿真曲线图，其中栅源电压等于IOV0由图6可知，器件的导通电阻为 95 μ Ω κπι2。综上所述，本发明提供的一种低压埋沟VDM0S，其工艺相对于常规VDMOS结构 极为简单，且由于结合了结型场效应管结构和埋沟结构，在满足耐压的情况下，使得器件的 泄漏电流较小，导通电阻极小。
图1是传统的VDMOS器件结构示意图其中，1是金属化漏极，2是N+衬底区，3是N—外延层，4是结型场效应晶体管区，5 是P体区，6是N型重掺杂区，7是P型重掺杂区，8是栅氧化层，9是多晶硅栅电极，10是金 属化源极。图2是一种沟槽栅积累型超低导通电阻MOSFET器件结构示意图。其中，1是金属化漏极，2是N+衬底区，3是N_外延层，4是沟槽多晶硅栅，5是N型 重掺杂区，6是栅氧化层，7是金属化源极。图3是本发明提供的一种低压埋沟VDMOS结构示意图。其中，1是金属化漏极，2是N+衬底区，3是N_外延层，4是结型场效应晶体管区，5 是深P体区，6是N型重掺杂区，7是P型重掺杂区，8是栅氧化层，9是多晶硅栅电极，10是 金属化源极，11是埋沟结构。图4是本发明所提供的一种低压埋沟VDMOS击穿电压仿真曲线图。从图中可以看出本发明结构的击穿电压在31V以上。图5是本发明所提供的一种低压埋沟VDMOS的阈值电压特性仿真曲线图。图6是本发明所提供的一种低压埋沟VDMOS的栅极电压等于IOV时的导通电阻特 性仿真曲线图。
具体实施例方式一种低压埋沟VDM0S，如图3所示，包括金属化阴极1，N+衬底区2，N_外延层3，结 型场效应晶体管区4，深P体区5，P型重掺杂区6，N型重掺杂区7，栅氧化层8，多晶硅栅电 极9，金属化阳极10，埋沟结构11。一种低压埋沟VDMOS器件，其实施例可以采用以下方法制备得到，工艺步骤为一、单晶硅准备，采用N型重掺杂区熔单晶硅(N型杂质)衬底2，掺杂浓度为 1. 8X1019cm_3，其晶向为 <100>，厚度为 5μπι。二、外延层生长，采用气相外延VPE方法在温度1000°C、真空条件下，在衬底2上生 长3 μ m的N_外延层3，磷掺杂浓度为2 X 1016cm_3。三、深P体区注入硼，在整个硅片表面淀积一层4μπι厚的光刻胶，用Poly光刻版 进行光刻深P体区5的图形，然后高能硼离子注入，剂量为6. 5Χ 1012cm_2，能量为80KeV，形 成深P体区5，掺杂浓度为3 X IO1W,深P体区5上表面结深为0. 05 μ m，深P体区5下表 面结深为0. 5μπι。四、制备多晶硅栅，使用干氧方法，在1000°C时，2. 5slm O2和67sCCmHCl氛围条件 下干氧氧化2. 5分钟，生长厚度为8nm的栅氧化层，在635°C时klm SiH4气氛条件下化学
5气相淀积15分钟，淀积厚度为0. 4 μ m的多晶硅，用多晶硅区Poly光刻版，采用现有技术对 多晶硅和栅氧化层进行金属氧化物半导体结构图形的光刻，得到多晶硅栅电极9和二氧化 硅栅氧化层8。五、制备N型重掺杂区NSD，使用多晶硅区Poly光刻版进行重掺杂区砷注入，剂 量为7X 1013cm_2，能量为20KeV，得到N型重掺杂区7，峰值掺杂浓度为8X 1019cm_3，结深为 0. 1 μ m。六、制备P型重掺杂区PSD，使用多晶硅区PSD光刻版进行重掺杂区硼注入，剂量 为4X IO1W2,能量为30KeV,得到N型重掺杂区7，峰值掺杂浓度为SXlO1W,结深为 0. 3 μ m0七、制备接触孔，在520°C时 5slm SiH4,15slm 02，33sccm B2Hf^nZSsccm PH3 气氛 条件下化学气相淀积35分钟，淀积厚度为3um的SiO2，采用Contact光刻版进行刻蚀多晶 硅电极和金属化源极接触孔。八、正面金属化，在整个器件表面溅射一层厚度为4 μ m的金属铝，采用Metal光刻 版进行刻蚀金属铝，形成栅电极金属压焊点和金属化阳极10金属压焊点。九、背面减薄及金属化，对器件背面进行机械减薄处理，将器件减薄至15 μ m左 右，之后按现有技术在器件背面溅射厚度为4μπι的金属铝，形成金属化漏极1引线。再按现有技术进行初测、划片、烧结、引线键合、中测、封装和总测，得到本发明低 压埋沟VDMOS器件。按上述制备过程所制备的低压埋沟VDMOS器件的击穿电压仿真曲线如 图4所示，由图4可知，器件的击穿特性良好，击穿电压可达31V，并且泄漏电流非常小。图 5是其阈值电压特性仿真曲线，由图5可知，该器件的阈值电压较小，器件的转移特性在较 小的栅源电压下达到饱和。图6是导通电阻特性仿真曲线图，其中栅源电压等于10V。由图 6可知，器件的导通电阻为95μ Ω · cm2。本实施例的方法中共采用4张光刻版，按照版号的顺序依次为Poly光刻版，PSD光 刻版，Contact光刻版和Metal光刻版。本实施例的方法进行的离子注入过程有深P体区硼注入，NSD磷注入，PSD硼注 入。采用本发明的一种低压埋沟VDM0S，可以实现低的导通压降。随着半导体技术的发 展，采用本发明还可以制作更多的快速低功耗器件。
权利要求
1.一种低压埋沟VDMOS器件，包括金属化漏极(1)、N+衬底⑵、N_外延层(3)、深P体 区(5)、N型重掺杂区(6)、P型重掺杂区(7)、栅氧化层(8)、多晶硅栅电极(9)、金属化源 极(10)；金属化漏极⑴位于N+衬底⑵背面，N_外延层(3)位于N+衬底⑵正面；两个 深P体区( 位于N—外延层( 上部的两侧，深P体区(5)的外侧部分通过P型重掺杂区 (7)与金属化源极(10)相连；深P体区(5)的内侧部分通过N型重掺杂区(6)与金属化源 极(10)相连；两个N型重掺杂区(6)之间的N—外延层(3)的表面是栅氧化层(8)，栅氧化 层⑶的表面是多晶硅栅电极(9)，多晶硅栅电极(9)与金属化源极(10)之间是隔离介质； 所述深P体区( 采用高能离子注入工艺制作；所述栅氧化层(8)的厚度在5 30纳米之 间。
2.根据权利要求1所述的一种低压埋沟VDMOS器件，其特征是，深P体区( 采用高 能硼离子注入，注入能量为50KeV 150KeV且注入剂量在3X IO12 5X IO13CnT2之间，N 型重掺杂区(6)采用砷离子注入或砷离子扩散，砷离子能量为IOKeV 30KeV且剂量为 2X IO19 9X IO19CnT3之间，P型重掺杂区(7)采用硼离子注入或硼离子扩散，硼离子能量 为20 40KeV且剂量为2 X IO19 2 X IO2W之间。
全文摘要
一种低压埋沟VDMOS器件，属于半导体器件技术领域。本发明利用掩埋层沟道结构大大降低了沟道电阻，并且金属氧化物半导体结构的栅氧化层非常薄，利用金属氧化物半导体结构表面电场效应，栅源极间加正向电压时形成积累层而加反向电压时形成耗尽层，在很小的正向栅电压下栅氧化层的下半导体表面发生电子或者空穴积累，从而获得极低的导通电阻和良好的开关特性。该结构器件可广泛应用于便携式电源和CPU电源系统。
文档编号H01L21/336GK102097479SQ20101059445
公开日2011年6月15日 申请日期2010年12月19日 优先权日2010年12月19日
发明者任敏, 余士江, 姜贯军, 张波, 李吉, 李婷, 李泽宏, 肖璇, 谢加雄 申请人:电子科技大学