专利名称：静电放电保护装置的制作方法
技术领域：
本发明涉及揭示一种集成电路，尤其涉及射频(radio frequency，RF)集成电路的 #^(electrostatic discharge, ESD) #才户。
背景技术：
随着集成电路装置的微型化，目前的趋势是生产具有较浅的结深度、较薄的栅极氧化层、微掺杂漏极(lightly-doped drain,LDD)架构、浅沟渠隔离架构(shallow trench isolation, STI)、以及自我对准金属硅化合物(salicide)处理的集成电路，这些都是用于进阶的四分之一次微米(sub-quarter-micron)互补式金属氧化半导体(CM0Q技术。这些工艺导致相关的CMOS IC产品变得比较容易受到ESD的影响而损坏。因此，芯片内建立ESD 保护电路保护装置与电路免于ESD的破坏。就射频集成电路而言，考虑到减少栅极氧化层的厚度以及降低崩溃电压，EDS保护是别具有挑战性的。图1说明传统ESD保护装置100的范例，装置100包括栅极接地NMOS (GGNMOS)晶体管102，源极也接地，且漏极耦接到介于焊盘106与电阻器104之间的节点108。图2说明分散的ESD保护排列200，其包括多个GGNMOS晶体管202-1 202-4，他们的源极接地，并且他们的漏极经由具有电阻R的η型阱耦接到各自的PMOS晶体管204-1 204-4。每个PMOS 晶体管的栅极与源极耦接到正电压源节点VDD。然而，这样的排列增加装置尺寸并且之后会导致大的寄生电容。图3A是ESD保护排列300的另一范例的平面图以及图是ESD保护装置300的剖面图，是单指组态短沟渠隔离(STI) 二极管。如图3A与图;3B所示，STI 二极管包括形成在 P型基板302上面的η型阱(η阱)304。二 N+区域306_1、306_2形成在η阱304上面，并且是侧向地彼此间隔。P+区域308配置于N+区域306-1、306-2之间。STI区域310-1 310-4 相邻于η型阱304上面的N+与P+区域306-1、306-2、308的每一个。虽然STI 二极管300 提供低电容与小区域，其寄生电容与电阻影响RF输入匹配并且在高频射频应用会降低性能。因此，改良的ESD保护机制是有需要的。
发明内容
为了解决上述问题，本揭露提供一种静电放电(ESD)保护装置，包括一第一半导体型态的一基板以及一第二半导体型态的一第一阱形成在该基板之中；该第一半导体型态的第一多个侧向间隔的参杂区域形成于该第一阱的一上表面，该多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个侧向间隔的参杂区域形成于该第一阱的该上表面，该第二多个侧向间隔的参杂区域耦接一起以定义该ESD 保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的一侧向间隔参杂区域以及该第二半导体型态的一第二侧向间隔参杂区域之间；当反向偏压时借由该第一阱与该第二半导体型态的该第二多个侧向间隔的参杂区域所定义的一二极管用于操作成一无源无线电频率电容器，并且当该阳极或该阴极的一端接收一 ESD电压突波时，则顺向偏压以提供一电流旁路。本揭露亦提供一种射频(RF)静电放电(ESD)保护装置，包括一第二半导体型态的一第一阱，形成在一第一半导体型态的一基板之中；该第一半导体型态的一第二阱形成在该基板且环绕该第一阱；该第一半导体型态的第一多个参杂区域形成于该第一阱的一上表面，该多个参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个参杂区域形成于该第一阱的该上表面，该多个参杂区域耦接一起以形成该ESD保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当反向偏压时该第一阱与该第一半导体型态的该多个侧向间隔的参杂区域用于操作成一无源无线电频率电容器，并且当在该阳极或该阴极的一端接收到一 ESD 电压突波时，则顺向偏压以提供一电流旁路。本揭示亦提供一种静电放电保护装置，用于无线电频率电路，包括一第二半导体型态的一第一阱形成在一第二半导体型态的一基板之中，该第一阱与该基板形成一第一二极管；该第二半导体型态的一第二阱形成在该基板且相邻该第一阱，该第二阱形成具有该第一阱的一第二二极管；该第一半导体型态的第一多个参杂区域形成于该第一阱的一上表面；该第二半导体型态的第二多个参杂区域形成于该第一阱的该上表面以形成具有该第一阱的一第三二极管；多个浅沟渠隔离(STI)区域形成于该第一阱的该上表面，该STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当该第一半导体型态的该第一多个参杂区域的一个或该第二半导体型态的该第二多个参杂区域的一个接收一 ESD电压突波时，该第三二极管组态成顺向偏压。本发明的ESD保护装置包括结变容器，当反偏压时用于作为压敏电容器 (voltage-dependent capacitor)。结变容器的偏压电压可能最小化电容而最佳化以降低在正常射频操作期间网路匹配的电容影响。在ESD事件的期间，结变容器是顺向偏压，且作用成ESD保护二极管以旁路ESD电流。此外，结变容器提供足够的金属宽度与足够量的介层孔与接点以避免电子迁移，且具有一个长宽(L/W)比可以使得与打线焊盘(bond pad)边缘对准，相较于传统ESD保护装置有改良电路布线。为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，详细说明如下。
图1为传统栅极接地NMOS ESD保护装置；图2为包括一系列栅极接地NMOS装置的传统ESD保护装置；图3A为包括STI 二极管的传统ESD保护装置的平面图；图:3B为说明于图3A的传统ESD保护装置的剖面图；图4A为改良的ESD保护装置的剖面图；图4B为改良的ESD保护装置的平面图；图4C为说明于图4A与图4B的ESD保护装置的等校电路的一个范例；图5A为改良的ESD保护装置的另一范例的剖面图5B为改良的ESD保护装置的另一范例的剖面图；图6为根据图4A说明包括ESD保护装置的射频低噪声放大器的电路图；以及图7为电流电压图表，根据图6说明作为低噪声放大器中的RF ESD装置的结变容器的漏电流。上述附图中的附图标记说明如下100 ESD保护装置；102 栅极接地NMOS晶体管；104 电阻器；106 焊盘；108 节点；200 分散的ESD保护排列；202-1、202-2、202-3、202-4 栅极接地 NMOS 晶体管；204-1、204-2、204-3、204-4 PMOS 晶体管；300 ESD保护排列；306 N+区域；308 P+ 区域；310 STI 区域；302 ρ型基板；304 η阱；306-1,306-2 N+ 区域；308 P+ 区域；310-1、310-2、310-3、310_4 STI 区域；400Α 结变容器；402 ρ型基板；404 η 阱；406 ρ 阱；408-1、408-2、408-3 N+ 区域；410-1、410-2、410-3、410-4、410-5、410-6 浅沟渠隔离区域；412-1、412-2、412-3、412-4、412-5、412-6、412-7、412-8、412-9、412-10 P+ 区域；414、416 二极管；418、422 电感器；420,424,426 电阻器；似8 电容器；500Α 结变容器；502 η型基板；504 ρ 阱；506 N 阱；508-1、508-2、508-3、508-4、508-5、508-6 N+ 区域；510-1、510-2、510-3、510_4、 510-5,510-6 P+ 区域；512-1、512-2、512-3、512-4、512-5、512-6、512-7、512-8、512-9、512-10 STI 区域；600 低噪声放大器；602 功率箝制电路；400Α-1 结变容器；400Α-2 结变容器；702、704、706、708、710 轨迹；
具体实施例方式本发明揭示一种射频应用的改良式静电放电(ESD)保护装置。ESD保护装置包括结变容器，当反偏压时用于作为压敏电容器(voltage-cbpendent capacitor) 0结变容器的偏压电压可能最小化电容而最佳化以降低在正常射频操作期间网路匹配的电容影响。在 ESD事件的期间，结变容器是顺向偏压，且作用成ESD保护二极管以旁路ESD电流。此外，结变容器提供足够的金属宽度与足够量的介层孔与接点以避免电子迁移，且具有一个长宽(L/ W)比可以使得与打线焊盘(bond pad)边缘对准，相较于传统ESD保护装置有改良电路布线。图4A是RF应用的ESD保护的结变容器400A的剖面图。如图4A所示，结变容器 400A包括η阱404垂直地形成在ρ型基板402上面。P阱406水平地相邻于η阱404以至于ρ阱406环绕η阱404的侧边。三个侧向间隔的N+区域408-1、408-2与408-3 (共同地称作N+区域408)形成在η阱404的上面，并且以P+区域410-2与410-3分开。P+区域410-1形成于ρ阱406上面。浅沟渠隔离区域412-1:412-6配置于相邻的N+与P+区域 408,410-2与410-3的每一个之间。P+区域410-2与410-3耦接一起以形成ESD保护装置 400Α的多指阳极(multi-finger anode)，并且N+区域408耦接一起以提供ESD保护装置 400A 的多指阴极(multi-finger cathode)。以p-n结形成第二二极管于η阱404与ρ型基板402之间，并且以ρ_η结形成第三二极管于η阱404与ρ阱406之间。图4Β是类似于图4Α所示的结变容器400Α的一个结电容器400Β的平面图。结变容器400Β包括ρ阱406形成在ρ型半导体402。P阱406环绕η阱404 (未显示)，并且有一个P+区域410-1形成于上表面。六个N+区域408-1 408-6，每个分别是一个指节，形成在η阱404的上表面，且耦接一起以形成结变容器400Β的阴极。虽然结变容器400Β显示具有六阴极指节408-1:408-1，本领域普通技术人员将了解到结变容器400Β可能以较少或较多的指节实施。五个P+区域410-2 410-6，每个定义一个分开的指节，形成在η阱404的上表面，并且耦接一起以形成结变容器400Β的阳极。当电子迁移的机会减少时增加指节数目可增加结变容器400Β处理源自于ESD事件的高电流的能力。图4C是结电容器400Α与400Β的等校电路模型。如图4C所示，导线耦接到二极管 414的阳极，以p-n结形成于P+区域410与η阱404之间，会具有一个电感，以电感器418 表示，以及一个电阻，以电阻器420表示。同样地，耦接到二极管414的阴极的导线具有电感与电阻，分别以电感器422与电阻器4 表示。以p-n结形成于η阱404与ρ型基板402的二极管416的阴极耦接到二极管414 的阴极。二极管416的阳极经由ρ型基板402耦接到地或参考电压，二极管有电阻与电容， 分别以电阻器426与电容器4 表示。在操作上，结变容器400的二极管414是反偏压，且作用成在正常射频操作情况的电容器。换个方式，在没有ESD事件下，二极管414与416正常上是截止状态且没有导电电流。在ESD推动下，以介于P+区域410与η阱的界面形成的二极管414是顺向偏压且作用成高ESD电流的旁路。当阳极接地，且施加负ESD脉冲于阴极，亦即NS模式，二极管416顺向偏压且作用成ESD电流的第二导线管。图5Α为结变容器500Α的另一范例的剖面图。如图5Α所示，结变容器500Α包括形成在η型基板502上的ρ阱504。N阱506水平地相邻且环绕ρ阱504的侧面。N+区域 508-2与508-3是形成于ρ阱504的上方，以及N+区域508-1与508-4(共同称为N+区域 508)形成在η阱506的上表面。P+区域510_1、510_2与510-3 (共同称为P+区域510)设置于相邻N+区域508之间且位于ρ阱504的上表面以至于N+区域508与P+区域510分开。STI区域512-1:512-6设置于相邻N+与P+区域508、510之间。P+区域510形成结变容器500A的第一二极管的阳极，以及N+区域508-2与508-3形成结变容器500A的第一二极管的阴极。介于ρ阱502与η型基板502的p-η结形成第二二极管。图5Β是射频应用上的ESD保护的结变容器500Β的另一范例的平面图。结变容器 500Β与图4Β所说明的结变容器400Β有相似的结构，除了结变容器500Β形成于η型半导体基板502以及包括环绕ρ阱504的η阱506之外(未显示)。类似的项目以同样的数字指示，在图4Β中相对的项目以100递增。基于简洁的目的不会重复多余的描述。图6是低噪声放大器(LNA) 600的电路图，包括一对结变容器400Α-1、400Α_2组态成ESD保护装置。LNA包括功率箝制电路602，其用于最小化结变容器400-1、400-2所提供的沿着ESD电流旁路的压降。功率箝制602包括电阻器R与多指节晶体管丽、MP、MESD与 MC。LNA 600也包括晶体管M1，用于经由栅极电感器Le在其栅极接收射频信号。源极电感器Ls耦接于晶体管的源极与供应电压Vss之间。晶体管M2耦接到晶体管Ml的漏极且其源极经由漏极电感Ld耦接到供应电压VDD。晶体管M2的栅极耦接到设置于偏压电阻器& 与偏压电容器Cb之间的节点N，电阻器&耦接VDD，而偏压电容器Cb接地。结变容器400A-1 的阴极耦接到Vdd而阳极耦接到RF输入节点RFin。结变容器400A-2的阴极耦接RF输入端点RFin,而阳极耦接Vss。虽然LNA的范例包括图4A的结变容器，但是LNAs的另一范例可包括其他结变容器的实施例。根据LNA 600设计与测试5. 8GHz LNA。LNA是以0. 18 μ m射频CMOS工艺所制造的， 且具有接近2. 8dB的低噪声以及接近20. IdB的高功率增益的态样。变容器400Α-1、400Α-2 大约2μπι宽，大约0. 42μπι长，36指节以及大约73fF的电容。2kV的人体模型(HBM)测试， 亦即实施1. 34A的电流。传输线脉冲(TLP)测试步骤的特色在于对应人体模型的IOns上升时间以及IOOns的脉冲宽度。HBM ESD保护准位评估为VESD = 1. 5kQxIt2D图7说明TLP的测试结果。轨迹702说明PD模型的(Vdd接地的正脉冲)测试结果，轨迹704说明ND模型的测试结果，以及轨迹708说明NS模型(Vss接地的负脉冲)的测试结果。如图7所示，PD、PS与NS模型的TLP结果造成对应4. 5kV HBM ESD准位的大约3A 的TLP电流。ND模型造成对应4. 5kV HBM ESD准位的大约4. 34A的较高It2测量。在ND 模型中较高的HBMESD性能归因于二极管416在ESD事件期间导通以作用成ESD电流的第二导电管。为了比较目的，图7也包括轨迹710，显示以0. 18 μ m科技制造的STI 二极管的 TLP I-V曲线，2009年七月，Tsai等人揭示“以62nm CMOS共同设计ESD保护电路的低噪声放大器，，(A Low Noise Amplifier Co-designedwith ESD Protection Circuit in 65-nm CMOS)的二极管。上述所列的专利参考文献引用作为本说明书的揭示内容。如图7所示， 对应3kV HBM ESD准位的STI 二极管的It2测量大约2A。以下表I提供LNA 600的射频性能，包括实施成ESD保护装置的结变容器400A-l、400A-2。NF是噪声数字并且是以功率频谱分析仪(PSA)所测量；Pirc是DC功率消耗；Sll是输入回损；且IIP3是借由PSA的二调 (two-tone)测试所测量的第三阶交互调变点。因此，在此描述的分散多指节结变容器证明相较于传统单指节STI 二极管增强 ESD保护。此外，分散多指节结变容器提供大周长对面积比例，使得相连到阴极与阳极的多金属层可维持高ESD电流而不会遭遇电子迁移。最后，本发明所属技术领域普通技术人员，在不脱离本发明所附权利要求的精神下，可以本发明所揭示的概念及实施例为基础，轻易地设计及修改其他用以达成与本发明目标相同的架构。
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权利要求
1.一种静电放电ESD保护装置，包括 一第一半导体型态的一基板；一第二半导体型态的一第一阱，形成在该基板之中；该第一半导体型态的第一多个侧向间隔的参杂区域，形成于该第一阱的一上表面，该多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个侧向间隔的参杂区域，形成于该第一阱的该上表面，该第二多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阴极；多个浅沟渠隔离STI区域，设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的一侧向间隔参杂区域以及该第二半导体型态的一第二侧向间隔参杂区域之间；其中当反向偏压时借由该第一阱与该第二半导体型态的该第二多个侧向间隔的参杂区域所定义的一二极管用于操作成一无源无线电频率电容器，并且当该阳极或该阴极的一端接收一 ESD电压突波时，则顺向偏压以提供一电流旁路。
2.如权利要求1所述的静电放电保护装置，其中该第一半导体型态是一P型且该第二半导体型态是一 η型。
3.如权利要求1所述的静电放电保护装置，其中当在该二极管或该阴极的一端接收到该ESD电压突波时，该第一阱与该基板所定义的一二极管组态成顺向偏压。
4.如权利要求1所述的静电放电保护装置，更包括该第一半导体型态的一第二阱，形成于该基板之中，且环绕该第二半导体型态的该第一阱，其中当在该阳极或该阴极的一端接收该ESD电压突波时，该第一半导体型态的该第二阱与该第二半导体型态的该第一阱定义一第一二极管用以提供一第二电流旁路。
5.如权利要求1所述的静电放电保护装置，其中该ESD保护装置的该阳极耦接到一低噪声放大器的一输入节点用以接收一射频输入信号，且该ESD保护装置的该阴极耦接到该低噪声放大器的一正电压供应节点，其中该输入节点耦接到一第一晶体管的一栅极，该第一晶体管的一源极耦接到一负电压供应节点，且一源极耦接到一第二晶体管的一源极，该第二晶体管的一漏极耦接到该低噪声放大器的一输出节点与该正电压供应节点，其中该低噪声放大器包括一功率箝制电路平行耦接该第一与该第二晶体管，该电源箝制电路包括多个晶体管。
6.一种射频静电放电ESD保护装置，包括一第二半导体型态的一第一阱，形成在一第一半导体型态的一基板之中； 该第一半导体型态的一第二阱，形成在该基板且环绕该第一阱； 该第一半导体型态的第一多个参杂区域，形成于该第一阱的一上表面，该多个参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个参杂区域，形成于该第一阱的该上表面，该多个参杂区域耦接一起以形成该ESD保护装置的一阴极；多个浅沟渠隔离STI区域，设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当反向偏压时该第一阱与该第一半导体型态的该多个侧向间隔的参杂区域用于操作成一无源无线电频率电容器，并且当在该阳极或该阴极的一端接收到一 ESD电压突波时，则顺向偏压以提供一电流旁路。
7.如权利要求6所述的射频静电放电保护装置，其中当该阳极或该阴极接收一ESD电压突波时，该第一与第二阱形成一第二二极管用于提供一第二电流旁路，其中当该阳极或该阴极接收一 ESD电压突波时，该第一阱与该基板形成一第三二极管用于提供一第三电流旁路。
8.如权利要求6所述的射频静电放电保护装置，其中该第二半导体型态是一η型且该第一半导体型态是一 P型。
9.一种静电放电保护装置，用于无线电频率电路，包括一第一半导体型态的一第一阱，形成在一第二半导体型态的一基板之中，该第一阱与该基板形成一第一二极管；该第二半导体型态的一第二阱，形成在该基板且相邻该第一阱，该第二阱形成具有该第一阱的一第二二极管；该第一半导体型态的第一多个参杂区域，形成于该第一阱的一上表面；该第二半导体型态的第二多个参杂区域，形成于该第一阱的该上表面以形成具有该第一阱的一第三二极管；多个浅沟渠隔离STI区域，形成于该第一阱的该上表面，该STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当该第一半导体型态的该第一多个参杂区域的一个或该第二半导体型态的该第二多个参杂区域的一个接收一 ESD电压突波时，该第三二极管组态成顺向偏压。
10.如权利要求9所述的静电放电保护装置，其中该第一半导体型态是一η型且该第二半导体型态是一 P型，其中该第一半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阴极，其中该第二半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阳极，其中该ESD保护装置的该阳极耦接到一低噪声放大器的一输入节点用于接收一射频输入信号，以及该ESD保护装置的该阴极耦接到该低噪声放大器的一正电压供应节点ο
11.如权利要求9所述的静电放电保护装置，其中该第一半导体型态是一ρ型且该第二半导体型态是一 η型，其中该第一半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阳极，其中该第二半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阴极。
全文摘要
本发明提供一种静电放电保护装置，其包括第一半导体型态的第一阱，形成在第二半导体型态的基板之中以形成第一二极管。第二半导体型态的第二阱，形成在基板以形成具有第一阱的第二二极管。第一半导体型态的第一多个参杂区域，形成于第一阱的上表面。第二半导体型态的第二多个参杂区域，形成于第一阱的上表面以形成具有第一阱的第三二极管。多个浅沟渠隔离STI区域，设置于第一阱的上表面，每个STI区域设置于第一半导体型态以及第二半导体型态的参杂区域之间。当在第一或第二多参杂区域的一个接收到ESD电压突波时，则第三二极管提供电流旁路。本发明能够最佳化以降低在正常射频操作期间网路匹配的电容影响，并且具有改良的电路布线。
文档编号H01L27/04GK102201665SQ20101059442
公开日2011年9月28日 申请日期2010年12月14日 优先权日2010年3月25日
发明者叶子祯, 周淳朴, 蔡铭宪, 薛福隆 申请人:台湾积体电路制造股份有限公司