专利名称：半导体器件及其形成方法
技术领域：
本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。
背景技术：
随着MOSFET (金属氧化物半导体场效应晶体管)沟道长度不断缩短，一系列在 MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应易于恶化器件的电学性能，如造成栅极阈值电压下降、 功耗增加以及信噪比下降等问题。为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应。其次，传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变。再者，栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大。关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区——这便是所谓的全耗尽型(Fully Depleted :FD)器件，而传统的平面型器件则属于部分耗尽型 (Partially D印leted :PD)器件。不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺， 特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵。即便对新兴的 SOI (绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属Fir^et (鳍式场效应晶体管)结构。转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。当前，已提出的立体型半导体器件如图1所示。所述半导体器件包括半导体基体 20，所述半导体基体20位于绝缘层10上；源漏区30，所述源漏区30接于所述半导体基体 20中相对的第一侧面22 ；栅极40，所述栅极40位于所述半导体基体20中与所述第一侧面 22相邻的第二侧面M上(图中未示出所述栅极40及所述半导体基体20间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区30的边缘部分可被扩展，S卩，所述源漏区30的宽度(沿XX’方向)大于所述半导体基体20的厚度。而随着所述源漏区30 的宽度(d)的增加，所述源漏区30与所述栅极40和所述半导体基体20之间的寄生电容增力口，由此，电阻电容延迟增加，器件交流性能降低。
发明内容
为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于减小短沟道效应、源漏区电阻及寄生电容，并可调节半导体器件的阈值电压。根据本发明的一个方面，提供了一种半导体器件，包括半导体衬底；绝缘层，位于所述半导体衬底上；半导体基体，所述半导体基体位于所述绝缘层上；空腔，所述空腔形成于所述半导体基体和绝缘层中；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上；在所述第二侧面和所述空腔之间夹有沟道层；超陡后退阱及晕环超陡后退阱，形成于所述沟道层中，所述超陡后退阱与晕环超陡后退阱掺杂类型相反。根据本发明的另一方面，提供了一种半导体器件的形成方法，包括在半导体衬底上形成绝缘层；在绝缘层上形成半导体基底；形成源漏区，所述源漏区接于所述半导体基底的两个相对的第一侧面；形成栅极，所述栅极位于所述半导体基底的两个相对的第二侧面上；去除所述半导体基底和所述绝缘层内部分材料，以在所述半导体基底和所述绝缘层内形成空腔以及位于所述第二侧面和所述空腔之间的沟道层和掩膜层；在所述沟道层中形成超陡后退阱；形成第三侧墙，所述第三侧墙位于所述空腔中与沟道层相接；在所述沟道层中形成晕环超陡后退阱，所述晕环超陡后退阱与所述超陡后退阱掺杂类型相反。与现有技术相比，采用本发明提供的技术方案具有如下优点。通过在形成空腔后，向空腔内执行第二离子注入操作，以在沟道层中形成超陡后退阱(super-ste印-retrograded-well，SSRW)，利于减薄耗尽层，进一步减小短沟道效应。在沟道区内形成晕环超陡后退阱，能够更好地抑制短沟道效应，实现对阈值电压的有效控制，降低长沟道器件的阈值电压，而对短沟道器件阈值电压不产生明显影响。通过在半导体器件中形成绝缘基体，可在提供与现有技术相比具有相同沟道区厚度的半导体基体中，使形成于所述半导体基体第二侧面上的各栅极间的距离增加，进而使所述栅极与所述源漏区之间的距离增加，利于减小寄生电容。此外，由于引入所述绝缘基体，在所述半导体基体高度不变的前提下，与现有技术相比具有相同沟道区厚度的所述半导体基体的外围面积增加，接于所述半导体基体的所述源漏区的截面积随之增加(因为所述源漏区的宽度增加)，利于进一步减小所述源漏区的电阻。再者，引入所述绝缘基体，在源漏区之间形成隔断区，利于减小短沟道效应。进一步地，通过调节所述绝缘基体的应力， 如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘基体的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，g卩，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力。利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。通过在位于绝缘层上的半导体层上形成牺牲层及环绕牺牲层的第一侧墙和第二侧墙，继而以所述第一侧墙和第二侧墙为硬掩膜，采用自对准技术形成半导体基体，既利于减少应用掩模版的数目，也利于工艺精化。通过在垂直于绝缘层的方向上使所述栅极至少覆盖沟道层，利于增加沟道区的有效区域，进而提高沟道区内载流子的迁移率。通过在垂直于绝缘层的方向上使绝缘基体至少覆盖所述沟道层，利于均勻地对沟道区提供应力。
通过先形成半导体辅助基体，继而在半导体辅助基体上形成源漏区，可采用外延法形成所述源漏区。进而，在半导体辅助基体中包含Si时，对于PMOS器件，可使源漏区材料为SigGq ；对于NMOS器件，可使源漏区材料为Si:C。利于利用所述源漏区调节沟道区内的应力，以提高沟道区内载流子的迁移率。通过采用外延法形成源漏区，需在形成源漏区之前，先形成源漏基层(晶种层，可为残留的部分厚度的所述第一半导体层)。该半导体器件同时具备FinFET结构及平面MOSFET结构的优点，即，既能有效控制短沟道效应、提高阈值电压可控性，又能减小寄生电阻和寄生电容，并且通过调节沟道区应力提高载流子迁移率，改善器件性能。
下列各剖视图均为沿对应的俯视图中给出的剖线(AA’ )切割已形成的结构后获得。图1所示为现有技术中半导体器件的结构示意图；图2所示为根据本发明实施例的半导体器件的结构示意图；图3和图4所示为本发明半导体器件的形成方法实施例中图形化保护层和牺牲层后的俯视图和剖视图；图5和图6所示为本发明半导体器件的形成方法实施例中形成第一侧墙后的俯视图和剖视图；图7所示为本发明半导体器件的形成方法实施例中图形化停止层和硅层后的剖视图；图8所示为本发明半导体器件的形成方法实施例中形成栅堆叠层后的结构剖视图；图9和图10所示为本发明半导体器件的形成方法实施例中暴露源漏区区域的停止层后的俯视图和剖视图；图11和图12所示为本发明半导体器件的形成方法实施例中形成第二侧墙后的俯视图和剖视图；图13和图14所示为本发明半导体器件的形成方法实施例中在源漏区区域形成源漏基层后的结构俯视图和剖视图；图15所示为本发明半导体器件的形成方法实施例中在形成源漏基层后执行第一离子注入操作的俯视图；图16和图17所示为本发明半导体器件的形成方法实施例中在源漏基层上形成第二半导体层后的俯视图和剖视图；图18和图19所示为本发明半导体器件的形成方法实施例中形成平坦化的第一介质层后的俯视图和剖视图；图20和图21所示为本发明半导体器件的形成方法实施例中形成栅极后的俯视图和剖视图；图22所示为本发明半导体器件的形成方法实施例中形成平坦化的第二介质层后的俯视图和剖视图23和图M所示为本发明半导体器件的形成方法实施例中形成空腔后的俯视图和剖视图；图25所示为本发明半导体器件的形成方法实施例中执行第二离子注入操作的剖视图；图沈所示为本发明半导体器件的形成方法实施例中执行第三离子注入操作的剖视图；图27所示为本发明半导体器件的形成方法实施例中在空腔中填充背栅后的剖视图；图观和图四所示为本发明半导体器件的形成方法实施例中去除第二介质层以暴露栅极、背栅和源漏区后的剖视图；图30和图31所示为本发明半导体器件的形成方法实施例中在栅极、背栅和源漏区上形成接触区后的剖视图。
具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本发明提供了各种特定工艺和/或材料的例子。但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。如图2所示，本发明提供的半导体器件包括半导体基体，所述半导体基体位于绝缘层100上，所述绝缘层100位于半导体衬底110上；空腔121，所述空腔形成于所述半导体基体和绝缘层100中；源漏区140，所述源漏区140接于所述半导体基体中相对的第一侧面126 ；栅极160，所述栅极160位于所述半导体基体中相对的第二侧面1 上；在所述第二侧面1 和所述空腔121之间夹有沟道层；超陡后退阱及晕环超陡后退阱，形成于所述沟道层中，所述超陡后退阱与晕环超陡后退阱掺杂类型相反。对于NMOS器件，所述沟道层包含 P型超陡后退阱；对于PMOS器件，所述沟道层包含η型超陡后退阱。利于减薄耗尽层，进一步减小短沟道效应。对于包含P型超陡后退阱的NMOS器件，形成η型晕环超陡后退阱；对于包含η型超陡后退阱的PMOS器件，形成ρ型晕环超陡后退阱。晕环超陡后退阱能够有效降低长沟道器件的阈值电压，而对短沟道器件阈值电压不产生明显影响。可选地，所述半导体器件还包括第三侧墙，位于所述空腔121中与沟道层相接。所述源漏区140可采用外延法形成于半导体辅助基体122上；所述半导体辅助基体122中包含Si时，对于PMOS器件，所述源漏区140材料可为SigGi^X的取值范围为0 < χ < 1，优选可为0. 1 0. 7，可以根据工艺需要灵活调节，如0. 2,0. 3,0. 4,0. 5或0. 6，本文件内未作特殊说明处，X的取值均与此相同，不再赘述)；对于NMOS器件，所述源漏区140 材料可为Si:C(C的原子数百分比可以为0. 2 0Z0 2%，如0. 5%、1%或1. 5%, C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。利于利用所述源漏区140进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。所述栅极160可经层叠的栅介质层162和功函数金属层164形成于所述第二侧面1 上。所述栅介质层162可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO和 HfZrO中的一种或其组合，也可为氧化铝、氧化镧、氧化锆、氧化硅和氮氧化硅中的一种或其组合、及其与铪基材料的组合，如，可具有多层结构，相邻层之间材料可不同。所述功函数金属层164可以包括TiN、TiAlN、TaN和TaAlN中的一种或其组合。所述栅极160可为金属栅极，优选为多晶硅栅极，利于工艺控制。在所述空腔121中形成有绝缘基体，可在提供与现有技术相比具有相同沟道区厚度的半导体基体中，使形成于所述半导体基体第二侧面1 上的各栅极160间的距离增加， 进而使所述栅极160与所述源漏区140之间的距离增加，利于减小寄生电容。此外，由于引入所述绝缘基体124，在所述半导体基体高度不变的前提下，与现有技术相比具有相同沟道区厚度的所述半导体基体的外围面积增加，接于所述半导体基体的所述源漏区140的截面积随之增加(因为所述源漏区140的宽度增加)，利于进一步减小所述源漏区140的电阻。 再者，引入所述绝缘基体124，在源漏区140之间形成隔断区，利于减小短沟道效应。进一步地，通过调节所述绝缘基体1 的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘基体124的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，即，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。在垂直于所述绝缘层100的方向上，所述绝缘基体IM至少覆盖所述沟道层，利于均勻地对所述沟道区提供应力。所述绝缘基体IM材料为氮化硅、氧化硅中的一种或其组
I=I O本发明还提供了一种半导体器件的形成方法。首先，如图3和4所示，在绝缘体上硅(silicon on insulator)上(所述绝缘体上硅为顺次形成于衬底200上的绝缘层202和含硅层204，即为第一半导体层，所述衬底 200优选为硅衬底，所述含硅层材料可以为但不限于Si、SiGe、SiC、SiGeC中的一种或其组合)顺次形成停止层206 (可为氧化硅)、牺牲层208 (可为非晶硅)和保护层220 (可为氮化硅)，图形化所述保护层220和牺牲层208 ；可采用刻蚀工艺执行所述图形化操作，所述刻蚀操作终止于所述停止层206。随后，如图5和图6所示，形成环绕图形化后的牺牲层208的第一侧墙MO，所述第一侧墙240材料可为氮化物。具体地，可沉积氮化物15 20nm，采用反应离子刻蚀工艺形成所述第一侧墙M0。其中，所述含硅层204的厚度可为50nm IOOnm, iU 60nm、70nm、80nm或90nm ；所述停止层206的厚度可为5nm 20nm，如8nm、10nm、15nm或18nm ；所述牺牲层208的厚度可为30nm 80nm，如40nm、50nm、60nm或70nm ；所述保护层210的厚度可为20nm 50nm， 如 25nm、30nm、35nm 或 40nm.然后，如图7所示，以所述第一侧墙240为掩膜，图形化所述停止层206和所述含硅层204，可采用刻蚀工艺执行所述图形化操作，所述刻蚀操作终止于所述绝缘层202。形成栅极，实际为包含所述栅极的栅堆叠层，所述栅堆叠层包括逐层累积的栅介质层、功函数金属层和多晶硅层，所述多晶硅层也可替换为堆叠的金属层。具体地，如图8，在图形化所述停止层206和所述硅层204(如图7所示)之后，在所述绝缘层202上形成栅堆叠层，其中所述栅堆叠层包括顺次累积的栅介质层沈2、功函数金属层264和栅极材料层沈0。所述栅介质层262可以选用铪基材料，如Hf02、HfSiO、 HfSiON、HfTaO, HfTiO和HfZrO中的一种或其组合，或者，氧化铝、氧化镧、氧化锆、氧化硅和氮氧化硅中的一种或其组合，及其与铪基材料的组合。所述功函数金属层264可以包括 TiN, TiAlN, TaN或TaAlN中的一种或其组合。所述栅极材料层260可为金属，优选为多晶硅。随后，平坦化所述栅堆叠层，以暴露所述保护层220。继而，形成辅助掩膜层，所述辅助掩膜层覆盖所述栅堆叠层和所述保护层220。所述辅助掩膜层可为层叠的具有不同材质的介质层，如，在所述保护层220和所述第一侧墙240的材料为氮化硅时，所述辅助掩膜层可为氧化硅层(第一辅助膜层观幻-氮化硅层(第二辅助膜层观4)_氧化硅层(第三辅助膜层观6)。经历上述操作后，俯视承载上述结构的衬底，只见氧化硅层。此后，在形成半导体基底之前，还需去除位于源漏区区域的所述辅助掩膜层和所述栅堆叠层。上述形成所述栅极的方法为综合考虑制程整合的结果，后续描述均以此为基础。需说明的是，还可利用其他方法形成所述栅极，且所述栅极也可形成于源漏区之后。根据本发明提供的教导，本领域技术人员能够灵活地形成所述栅极，不再赘述。其中，所述栅介质层沈2的厚度可为2nm 3nm，如2.5nm。此外，在形成所述栅介质层262之前，还可形成交界氧化层，所述交界氧化层的厚度可为0. 2nm 0. 7nm,如 0. 5nm,图中均未示出。所述功函数金属层沈4的厚度可为3nm IOnmjB 5nm或8nm ；所述栅极材料层260的厚度可为50nm lOOnm，如60nm、70nm、80nm或90nm ；所述第一辅助掩膜层282的厚度可为2nm 5nm，如3nm或^m ；所述第二辅助掩膜层284的厚度可为IOnm 20nm，如12nm、15nm或18nm ；所述第三辅助掩膜层观6的厚度可为IOnm 20nm，如12nm、 15nm 或 18nm。随后，如图9和图10所示，确定源漏区区域并去除覆盖所述区域的所述第一侧墙 Mo、所述保护层220和所述牺牲层208，暴露所述停止层206 ；同时，还暴露所述保护层220 和所述牺牲层208中接于所述源漏区的侧面(图中未示出)。再后，如图11和图12所示， 形成环绕所述图形化的所述停止层206和所述硅层204的第二侧墙242 (可为氮化硅)。由此，形成半导体基底(在方法实施例中，“第一侧面”意指去除对应所述源漏区的部分后暴露的侧面)。继而，形成源漏区和栅极后，以所述第一侧墙240和所述第二侧墙 242为掩膜，去除所述保护层220、所述牺牲层208、所述停止层206、所述硅层204和所述绝缘层202，暴露所述衬底200，即可形成空腔。采用自对准技术形成所述半导体基底(进而形成半导体基体)，既利于减少应用掩模版的数目，也利于工艺精化。所述第二侧墙M2的厚度可为 7nm 20nm，如 10nm、15nm 或 18nm。实践中，如图13和图14所示，在形成所述半导体基底后，去除位于所述源漏区区域的所述停止层206和部分厚度的所述硅层204(此时，位于所述栅堆叠层上的第一辅助掩膜观6，即氧化硅层，也被去除)，以形成源漏基层(即为半导体辅助基体)，源漏基层的厚度小于将要形成的沟道层的厚度，可为5nm 20nm，如IOnm或15nm。然后，可选地，如图15所示，沿面向所述第一侧面(所述第一侧面为去除部分厚度的所述硅层后暴露的硅层表面) 的方向(图中箭头所示方向)执行第一离子注入操作，以在所述硅层204中形成扩散区和晕环，以抑制短沟道效应。其中，对于NMOS器件进行As或P的离子掺杂，对于PMOS器件进行B、BF2或h的离子掺杂形成源漏延伸区。对于NMOS器件进行B、BF2或h的离子注入， 对于PMOS器件进行As或P的离子注入，之后在900-1100°C下进行尖峰退火激活源漏区的杂质，形成源漏晕环区。相比于现有技术中沿面向第二侧面的方向执行第一离子注入操作， 更利于实践操作，也利于减少相邻半导体基体的间距，减少器件所用面积，进而减低制造成本。所述第一离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整，不再赘述。随后，如图16和图17所示，再在所述源漏基层上采用外延法形成第二半导体层 244形成所述源漏区。对于PMOS器件，所述第二半导体层244材料为SigGq，其中，优选地， χ取值范围在15% -75%之间；对于NMOS器件，所述第二半导体层244材料为Si:C，其中C 的掺杂含量优选0.2%-2%。优选地，外延第二半导体层材料时进行原位掺杂。对于PMOS 器件，进行原位P型离子掺杂，例如B，掺杂剂量可为1 X IO1Vcm3 1 X IO2Vcm3 ；对于NMOS 器件，进行原位η型离子掺杂，例如P，掺杂剂量可为1 X IO1Vcm3 1 X 1021/cm3。外延源漏区应力材料，使沟道区处于应力之下，如，在PMOS器件中，所述源漏区产生压应力，在NMOS 器件中，所述源漏区产生拉应力；调节器件沟道区中的应力，从而进一步提高沟道区内载流子的迁移率。此外，所述源漏区也可在去除位于源漏区的所述停止层206后，不再去除部分厚度的所述硅层204，而是采用向所述硅层204执行离子注入操作后形成。随后，形成空腔。首先，如图18和图19所示，形成平坦化的第一介质层四0 (如氧化硅)，并暴露所述辅助掩膜层中的第二辅助膜层观4。可采用CMP (化学机械研磨)执行暴露所述第二辅助膜层观4的操作。随后，如图20所示，去除第二辅助膜层观4(氮化硅层) 和第一辅助膜层观2(氧化硅层)及部分高度的所述栅堆叠结构，形成栅极沈6。在所述硅层204的厚度方向上，所述栅极266至少高于所述硅层204 (用以形成沟道)，利于增加器件内沟道区的有效区域，进而提高沟道区内载流子的迁移率。经历此操作后，仍残留部分厚度的所述保护层220。再如图21和图22所示，形成第二介质层292 (如氧化硅，用以在为形成所述空腔而去除所述保护层220时，减少已有结构所受的损伤)，所述第二介质层292暴露所述保护层220，却覆盖所述第一侧墙240和第二侧墙M2。可采用先沉积所述第二介质层四2，再CMP所述第二介质层四2的工艺执行上述操作。然后，如图23和图M所示，以所述第二介质层292为掩膜，去除所述保护层220、牺牲层208、停止层206、硅层204和部分所述绝缘层202，形成空腔300。继而，如图25所示，在形成所述空腔300后，向所述空腔300内执行第二离子注入操作(方向如图中箭头所示)，以在所述硅层204(用以提供沟道)中形成超陡后退阱。具体地，对于NMOS器件，所述沟道层包含ρ型超陡后退阱；对于PMOS器件，所述沟道层包含η 型超陡后退阱。利于减薄耗尽层，进一步减小短沟道效应。所述第二离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整，不再赘述。随后，如图沈所示，在所述空腔300内形成第三侧墙322，且在垂直于半导体衬底 200的方向上，所述第三侧墙322至少高于硅层204。第三侧墙322材料可为铪基氧化物、 氧化铝、氧化镧、氧化锆、氧化硅和氮氧化硅中的一种或其组合。所述第三侧墙322厚度可为3 15nm。然后，执行第三离子注入操作在沟道中形成晕环超陡后退阱。晕环超陡后退阱的形成，有利于进一步抑制短沟道效应，提高阈值电压可控性。优选地，掺杂类型与超陡后退阱掺杂类型相反。例如，对于NMOS器件，形成η型掺杂晕环超陡后退阱，可选用As、P 中一种或其组合进行掺杂；对于PMOS器件，形成ρ型掺杂晕环超陡后退阱，可选用B、BF2, 化中的一种或其组合进行掺杂。之后，进行退火处理以激活杂质。优选地，采用激光退火， 利于抑制掺杂物扩散。然后，可选地，如图27所示，在已形成第三侧墙322的空腔300内填充第三介质层 320，所述第三介质层320为绝缘材料(称为绝缘基体；所述第三介质层320可选用异于所述第二介质层四2的任意材料，如氮化硅)。在所述空腔300中形成绝缘基体320，通过调节所述绝缘基体的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘基体的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，即，在 PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力。利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。所述绝缘基体至少覆盖图形化的所述第一半导体层204，利于对所述器件的沟道区均勻提供应力。所述绝缘基体材料为氮化硅、氧化硅中的一种或其组合。至此，已形成根据本发明实施例的半导体器件。再后，如图观和图四所示，去除所述第二介质层四2，暴露所述栅极266和所述源漏区Μ4。再如图30和图31所示，在所述栅极沈6、所述源漏区244和背栅320上形成金属层并经历热处理操作，再进一步去除未反应的所述金属层，可在所述栅极沈6、所述源漏区244和所述背栅320上形成金属硅化物层246 (即为接触区，用以在后续形成金属互连时减小接触电阻)。根据本发明的另一实施例，在形成晕环超陡后退阱后，形成绝缘基体320前，去除第三侧墙322，也可以去除第一侧墙MO以及停止层206。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解， 对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
权利要求
1.一种半导体器件，包括 半导体衬底；绝缘层，位于所述半导体衬底上；半导体基体，所述半导体基体位于所述绝缘层上；空腔，所述空腔形成于所述半导体基体和绝缘层中；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上，其特征在于，还包括在所述第二侧面和所述空腔之间夹有沟道层；超陡后退阱及晕环超陡后退阱，形成于所述沟道层中，所述超陡后退阱与晕环超陡后退阱掺杂类型相反。
2.根据权利要求1所述的半导体器件，其特征在于对于NMOS器件，所述超陡后退阱为P型；对于PMOS器件，所述超陡后退阱为η型。
3.根据权利要求1所述的半导体器件，其特征在于还包括第三侧墙，位于所述空腔中与所述沟道层相接。
4.根据权利要求3所述的半导体器件，其特征在于在垂直于所述半导体衬底的方向上，所述第三侧墙厚度为3 15nm。
5.根据权利要求1所述的半导体器件，其特征在于在垂直于所述半导体衬底的方向上，所述栅极至少覆盖所述沟道层。
6.根据权利要求1所述的半导体器件，其特征在于所述半导体器件还包括半导体辅助基体，所述半导体辅助基体的上表面低于所述半导体基体的上表面，所述半导体辅助基体接于所述第一侧面上，所述源漏区形成于所述半导体辅助基体上。
7.根据权利要求6所述的半导体器件，其特征在于所述半导体辅助基体中包含Si，对于PMOS器件，所述源漏区为Si1Ji^O < χ < 1 ；对于NMOS器件，所述源漏区为Si:C。
8.根据权利要求7所述的半导体器件，其特征在于在所述SigGe5x中，X的取值范围为 0. 1 0. 7。
9.根据权利要求7所述的半导体器件，其特征在于在所述Si:C中，C的原子数百分比的取值范围为0.2% 2%。
10.根据权利要求1-9中的任一项所述的半导体器件，其特征在于还包括绝缘基体， 所述绝缘基体形成于所述空腔中。
11.根据权利要求10所述的半导体器件，其特征在于所述绝缘基体在PMOS器件中具有拉应力，在NMOS器件中具有压应力。
12.根据权利要求10所述的半导体器件，其特征在于所述绝缘基体材料为氮化硅、氧化硅中的一种或其组合。
13.根据权利要求10所述的半导体器件，其特征在于在垂直于所述绝缘层的方向上， 所述绝缘基体至少覆盖所述沟道层。
14.一种半导体器件的形成方法，其特征在于，包括 在半导体衬底上形成绝缘层；在绝缘层上形成半导体基底，所述半导体基底包括第一半导体层；形成源漏区，所述源漏区接于所述半导体基底的相对的第一侧面； 形成栅极，所述栅极位于所述半导体基底的相对的第二侧面上； 去除所述半导体基底和所述绝缘层内部分材料，以在所述半导体基底和所述绝缘层内形成空腔并暴露位于所述第二侧面和所述空腔之间所述第一半导体层； 在所述第一半导体层中形成超陡后退阱； 形成第三侧墙，所述第三侧墙位于所述空腔中与沟道层相接； 在所述第一半导体层中形成晕环超陡后退阱，所述晕环超陡后退阱与所述超陡后退阱掺杂类型相反。
15.根据权利要求14所述的方法，其特征在于， 形成所述半导体基底的步骤包括在所述绝缘层上形成第一半导体层、停止层、图形化的牺牲层和保护层以及环绕所述图形化的牺牲层和保护层的第一侧墙；以所述第一侧墙为掩膜，形成图形化的所述停止层和所述第一半导体层； 确定源漏区区域并去除覆盖所述区域的所述第一侧墙、所述保护层和所述牺牲层，暴露所述停止层；形成环绕所述保护层和所述牺牲层的第二侧墙； 此时，在所述半导体基底内形成空腔的步骤包括以所述第一侧墙和所述第二侧墙为掩膜，去除所述保护层、所述牺牲层、所述第一半导体层和所述绝缘层，所述停止层材料与所述保护层、所述牺牲层、所述第一半导体层、所述第一侧墙和所述第二侧墙材料不同。
16.根据权利要求15所述的方法，其特征在于，形成所述源漏区的步骤包括在形成所述半导体基底后，去除位于所述源漏区区域的所述停止层和部分厚度的所述第一半导体层，以形成源漏基层；在所述源漏基层上形成第二半导体层。
17.根据权利要求16所述的方法，其特征在于所述第一半导体层中包含Si，对于 PMOS器件，所述第二半导体层为SigGepO < χ < 1 ；对于NMOS器件，所述第二半导体层为 Si C。
18.根据权利要求17所述的方法，其特征在于在所述SVxGq中，X的取值范围为 0. 1 0. 7。
19.根据权利要求17所述的方法，其特征在于在所述Si:C中，C的原子数百分比的取值范围为0. 2% 2%。
20.根据权利要求16所述的方法，其特征在于，在所述源漏基层上形成所述第二半导体层之前，还包括沿面向所述第一侧面的方向执行第一离子注入操作，以形成扩散区和晕环。
21.根据权利要求14所述的方法，其特征在于，在垂直于所述半导体衬底的方向上，所述栅极至少覆盖所述沟道层。
22.根据权利要求14所述的方法，其特征在于在垂直于所述半导体衬底的方向上，所述第三侧墙厚度为3 15nm。
23.根据权利要求14所述的方法，其特征在于对于NMOS器件，形成ρ型超陡后退阱；对于PMOS器件，形成η型超陡后退阱。
24.根据权利要求14至23中任一项所述的方法，其特征在于，还包括向所述空腔内填充绝缘材料，形成绝缘基体。
25.根据权利要求M所述的方法，其特征在于所述绝缘材料为氮化硅、氧化硅中的一种或其组合。
26.根据权利要求M所述的方法，其特征在于所述绝缘基体至少覆盖所述沟道层。
27.根据权利要求M所述的方法，其特征在于所述绝缘基体在PMOS器件中具有拉应力，在NMOS器件中具有压应力。
全文摘要
本申请提供了一种半导体器件及其形成方法。根据本发明的实施例，半导体器件包括半导体衬底；绝缘层，位于所述半导体衬底上；半导体基体，所述半导体基体位于所述绝缘层上；空腔，所述空腔形成于所述半导体基体和绝缘层中；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上；在所述第二侧面和所述空腔之间夹有沟道层；超陡后退阱及晕环超陡后退阱，形成于所述沟道层中，所述超陡后退阱与晕环超陡后退阱掺杂类型相反。利于减小半导体器件中的短沟道效应、源漏区电阻及寄生电容，并可调节半导体器件的阈值电压。
文档编号H01L29/78GK102569395SQ201010617418
公开日2012年7月11日 申请日期2010年12月31日 优先权日2010年12月31日
发明者吴昊, 朱慧珑, 肖卫平 申请人:中国科学院微电子研究所