专利名称：半导体器件及其制造方法
技术领域：
本文所讨论的实施例涉及一种半导体器件及制造该半导体器件的方法。
背景技术：
用于在晶片状态中形成再分布(redistribution)布线和端子的晶片级封装 (WLP)技术可被应用于安装在半导体器件上的倒装芯片，该半导体器件包括排列成阵列的 多个突出端子。相关技术例如在日本特开专利公开2002-198374以及2008-135486中公开。为了增加外部连接端子的个数，图1中示出的第二连接盘部140b的直径被减小。 在UBM膜之下的一定间隔(该间隔通过减小该第二连接盘140b的直径而形成)内设置未 连接至UBM膜的再分布布线140。然而，在形成再分布布线140的过程中，在用以形成焊接 凸点155的回流的冷却操作中，UBM膜150可能会收缩，且该第二绝缘树脂层132可能被所 述收缩牵引，因此该第二绝缘树脂层132会从再分布布线140脱离。这就降低了半导体的布线部中的可靠性。
发明内容
为克服现有技术的缺陷，根据实施例的一个方面，一种半导体器件，包括集成电 路，包括电极焊盘；第一绝缘层，被设置在该集成电路上；再分布层，包括多个布线并被设 置在第一绝缘层上，所述多个布线的至少一个被电耦接到电极焊盘；第二绝缘层，在多个布 线的至少一部分上具有开口 ；金属膜，被设置在开口上和第二绝缘层上，并且该金属膜被电 耦接到所述多个布线的至少一个；以及焊接凸点，悬于没有被电耦接到该金属膜的多个布 线的至少之一上。本发明减少了第二绝缘树脂层与再分布布线的脱离，并确保了再分布布线的粘附 力。本发明的其他优点和新颖性特征将在下方的说明中部分体现，并且对本领域的技 术人员来说，通过对下文的研究或通过对本发明实践的学习，部分其他优点和新颖性特征 将变得更加明显。
图IA和图IB示出示例性半导体器件；图2A和图2B示出示例性半导体器件；图3A至图3C示出制造半导体器件的示例性方法；
图4A至图4C示出制造半导体器件的示例性方法；图5A至图5C示出制造半导体器件的示例性方法；图6A和图6B示出制造半导体器件的示例性方法；以及图7A和图7B示出制造半导体器件的示例性方法。
具体实施例方式图IA和图IB示出示例性半导体器件。该半导体器件可具有WLP结构。如图IA 的剖视图所示，该半导体器件100包括半导体衬底120(例如是硅(Si)晶片)。半导体衬底 120包括大规模集成(LSI)电路的晶体管。在半导体衬底120上形成LSI端子121和例如 由氮化硅(SiN)制成的绝缘层122。绝缘层122在与LSI端子121对齐的位置处有开口。 在绝缘层122上(其在与LSI端子121对齐的位置处有开口)形成第一绝缘树脂层131。 在第一绝缘树脂层131上形成包含铜(Cu)的再分布布线140，并形成用Cu填充的导体通 路135。在第一绝缘树脂层131和再分布布线140上形成第二绝缘树脂层132。第二绝缘 树脂层132包括在该半导体器件100的外部连接端子的形成位置用来暴露再分布布线140 的开口。焊接凸点1 或者外部连接端子可通过开口电耦接到再分布布线140。每个焊接 凸点155可通过作为阻挡金属等的凸点下金属膜(UBM膜)150电耦接到再分布布线140。 LSI端子121通过该再分布布线140电耦接到该焊接凸点155。图IB示出半导体器件100的再分布布线140和焊接凸点155的示例性布局。图 IB可示出图IA所示的半导体衬底120、再分布布线140以及焊接凸点155。再分布布线140使形成于半导体衬底120表面上的外围区域处的许多LSI端子 121中的每一个均与分布在半导体器件100顶部的至少一个焊接凸点155耦接。因此，对应 于位于顶面中心附近的焊接凸点155的再分布布线140可包括覆盖LSI端子121的第一 连接盘(land)部140a，以及位于焊接凸点155下方的第二连接盘部140b，以及在第一和第 二连接盘部140a和140b之间延伸的布线部140c。布线部140c将位于中心附近的焊接凸 点巧5下方的第二连接盘部140b耦接到设置于外部区域的第一连接盘部140a，可规划该布 线部140c的路径(route)以便在其他再分布布线140的第二连接盘部140b之间通过。图IB所示的外部连接端子155的数量可以是5X5 = 25个钉。外部连接端子的数 量可以是400个钉或其他数字。表示布线部140c的宽度和布线部之间的间隙(interval) 的总值的布线间距(Pitch)可以被缩小，并且许多布线部140c可被设置于两个相邻的连接 盘部140b之间。布线间距因为设计规则而只能缩小到某个总值。第二连接盘部140b的直径可以被缩小。在UBM膜下方隔开一定间隙提供没有连 接到UBM膜的再分布布线140，该间隙是通过减少第二连接盘部140b的直径而形成的。许 多再分布布线140可被设置于两个相邻的第二连接盘部140b之间。UBM膜150可在回流(reflow)的冷却操作中收缩以形成焊接凸点155，并且第二 绝缘树脂层132受所述收缩的牵引，因此而与再分布布线140分层。图中所示的元件可不以同等比例尺显示。图2A和图2B示出示例性半导体器件。图2A示出该半导体器件10的一部分的上 表面。图2B示出沿着图2A所示的B-B'线的剖面。半导体器件10包括半导体衬底20、第一绝缘层31、第二绝缘层32、穿过绝缘层31
5的导体通路35、再分布层40、包括凸点下金属(UBM)膜50的金属层和焊接凸点55。在图 2A中可省略该半导体器件10的其他元件。该半导体衬底20可包括Si晶片或SOI (绝缘体上硅)晶片，以及靠近其表面的 半导体集成电路(例如LSI电路)。该半导体衬底可包括半导体晶片和布线结构，该布线结 构包括集成电路和形成于该半导体晶片上的多层布线。集成电路的电极焊盘21和顶部绝 缘保护层22形成于半导体衬底20的表面处。电极焊盘21可包括金属(例如铝(Al))，并 且绝缘保护层22可包括无机化合物(例如氮化硅(SiN))。绝缘保护层22包括用于暴露电 极焊盘21的开口。虽然图2B示出的是一个电极焊盘21，但在半导体衬底20的表面上也可 形成多个电极焊盘21。电极焊盘21可沿着半导体衬底20的边缘设置，就像图IB所示的再 分布布线的第一连接盘部140a。一些电极焊盘21可被设置在半导体衬底20的中心区中， 或者被排列在另一布局中。焊接凸点55可以是半导体器件10的外部连接端子。焊接凸点55可通过倒装安 装耦接至电子装置母板的电路板的连接焊盘。当半导体器件10以叠片方式(chip-on-chip manner)安装在不同的半导体器件上时，焊接凸点55可被耦接至不同半导体器件的连接焊 盘。虽然图2A和图2B示出的是两个焊接凸点55，在半导体器件10上也可将许多焊接凸点 55排列成阵列。焊接凸点55可包括焊接材料(例如为Sn-Ag、Sn-Cu或Sn-Ag-Cu)。当两个半导体器件以叠片方式安装时，其中一个半导体器件可以是半导体器件 10，另一个可以是没有焊接凸点55的不同的半导体器件。再分布层40包括将各自的电极焊盘21耦接至对应的焊接凸点55的多个再分布 布线。再分布层40的再分布布线用附图标记40表示。再分布布线可将两个或更多的电极 焊盘耦接至一个焊接凸点，或可将一个电极焊盘耦接至两个或更多的焊接凸点。再分布布 线40包括耦接至集成电路的电极焊盘21的第一连接盘部40a、耦接至焊接凸点55的第 二连接盘部40b、以及将第一连接盘部40a耦接至第二连接盘部40b的布线部40c。再分布层40被设置于第一绝缘层31和第二绝缘层32之间。第一连接盘部40a 通过形成于第一绝缘层31的开口中的导体通路35电耦接到集成电路的电极焊盘21。第 二连接盘部40b通过形成于第二绝缘层32的开口中的金属(UBM)膜50电耦接到焊接凸点 55。UBM膜50可包括设置于焊接凸点55和再分布层40之间的接合部处的阻挡金属。 由于UBM膜50从第二绝缘层32中的开口内围绕开口延伸至第二绝缘层32的表面，焊接凸 点阳的直径可大于开口的直径。焊接凸点阳可通过UBM膜50耦接至比凸点55的直径小 的第二连接盘部40b。耦接至焊接凸点55的第二连接盘部40b的尺寸被减小，用于让没有 耦接至凸点55的再分布布线40 (例如布线部40c)通过的间隔(space)可形成于UBM膜50 和焊接凸点阳之下。例如，可以300 μ m的间距排列焊接凸点55和UBM膜50，UBM膜50的直径可为 15011111，可以3(^111(175 = 1511111/1511111)的间距排列再分布布线40。当第二连接盘部40b 的直径与UBM膜50的直径大体相同时(例如，大约为150 μ m)，在UBM膜50下方可不设置 其他的再分布布线40。可在两个相邻的第二连接盘部40b之间在大约150 μ m的间隔内设 置其他四个再分布布线40。例如，当第二连接盘部40b的直径为100 μ m时，因为第二连接 盘部40b利用小于或等于第二连接盘部40b的直径的接合部而耦接至UBM膜50，可在两个相邻的第二连接盘部40b之间在200 μ m的间隔内设置六个再分布布线40。由于多个再分布布线40被设置在单个UBM膜50或焊接凸点55之下，例如，单个 焊接凸点阳悬于多个再分布布线40之上，因此可增加许多行和列的焊接凸点。图2A和图2B所示的两个UBM膜50和焊接凸点55悬于多个再分布布线40之上。 根据LSI端子和焊接凸点的布局或UBM膜和焊接凸点的位置，半导体器件的一些UBM膜和 焊接凸点可不悬于未与它们耦接的再分布布线之上。再分布层40可包括形成在第一绝缘层31上的第一导电层41以及形成在第一导 电层41上的第二导电层42。例如，第二导电层42可包括Cu，其是具有低电阻率的金属，并 且该第二导电层42可通过电镀而形成以便具有1至7μ m的厚度。第一导电层41可包括 充当Cu扩散阻挡层(barrier)的金属，或包括增强再分布布线40与第一绝缘层31的粘附 力(adhesion)的金属。例如，第一导电层41可包括钛(Ti)或铬(Cr)，并通过溅镀而形成 以便具有0. 1到0.5μπι的厚度。第一导电层41例如可包括具有0. 1 μ m厚度的Cu层，并 通过溅镀而形成于Ti或Cr层上。通过溅镀形成的Cu层比镀Cu具有更高的对Ti或Cr层 的粘附力。第一导电层41可通过其他方法(例如化学气相沉积(CVD)法)而形成。在第二导电层42与第二绝缘层32的全部或部分接合部表面处，第二导电层42的 中心线平均表面粗糙度(Ra)大约为IOOnm或以上(例如为大约150nm或200歷)。表1和 表2表示表面粗糙度Ra约为IOOnm的第二导电层42与表面粗糙度Ra约为40nm的第二导 电层42之间的对比。例如，在形成焊接凸点55后，在完成该半导体器件10并在布线板上 安装该器件之后，所观察到的与第二导电层分层时的剖面如表1所示，而对粘附力的测量 则如表2所示。表1表示在测试了 20个样品的情形下出现分层的样品的数量。表2表示 五个样品的平均粘附力。如表1和表2所示，在形成焊接凸点之后，当表面平均粗糙度Ra 处在40到IOOnm范围内时，不会发生分层，并且获得约1. 7N的平均粘附力。例如，40nm或 以上的表面粗糙度Ra确保了半导体器件10的再分布布线的粘附力。在通过回流而将样品 安装在布线板上之后，分层发生在表面粗糙度Ra为40nm的三个样品中，它们的平均粘附力 减少到约1. 2N。表面粗糙度Ra为IOOnm的样品没有产生分层，并且确保了约为1. 6N的足 够的平均粘附力。表 1
表面粗糙度凸点形成后出现分层安装在板上后出现分层40nm0/203/20IOOnm0/200/20表2
表面粗糙度凸点形成后的粘附力安装在板上后的粘附力40nm1. 67N1. 13N
权利要求
1.一种半导体器件，包括 集成电路，包括电极焊盘；第一绝缘层，被设置在该集成电路上；再分布层，包括多个布线并被设置在该第一绝缘层上，所述多个布线的至少一个被电 耦接到该电极焊盘；第二绝缘层，在所述多个布线的至少一部分上具有开口 ；金属膜，被设置在所述开口上和该第二绝缘层上，并且该金属膜被电耦接到所述多个 布线的至少一个；以及焊接凸点，悬于所述多个布线中没有被电耦接到该金属膜的至少一个布线之上。
2.根据权利要求1的半导体器件，其中在该再分布层与该第二绝缘层的接合部表面的 至少一部分中，该再分布层的中心线平均表面粗糙度为IOOnm或以上。
3.根据权利要求1的半导体器件，其中该再分布层包括 第一导电层，被设置在该第一绝缘层上；以及第二导电层，被设置在该第一导电层上，其中，该第一导电层的图案小于该第二导电层的图案。
4.一种半导体器件，包括 集成电路，包括电极焊盘；第一绝缘层，被设置在该集成电路上；再分布层，包括多个布线并被设置在该第一绝缘层上，所述多个布线的至少一个被电 耦接到该电极焊盘；第二绝缘层，具有开口并覆盖所述多个布线的至少一部分；以及 金属层，被设置在所述开口上和该第二绝缘层上，并且该金属层被电耦接到所述多个 布线的至少一个，该金属层悬于所述多个布线中没有被电耦接到该金属层的至少一个布线 之上。
5.根据权利要求4的半导体器件，其中在该再分布层与该第二绝缘层的接合部表面的 至少一部分中，该再分布层的中心线平均表面粗糙度为IOOnm或以上。
6.根据权利要求4的半导体器件，其中该再分布层包括 第一导电层，被设置在该第一绝缘层上；以及第二导电层，被设置在该第一导电层上， 其中该第一导电层的图案小于该第二导电层的图案。
7.根据权利要求4的半导体器件，该金属膜包括Ni层。
8.根据权利要求4的半导体器件，其中该金属膜包括厚度为1μ m或以上的Cu层，并包括Ni层。
9.根据权利要求4的半导体器件，其中该第二绝缘层包括酚树脂。
10.根据权利要求9的半导体器件，其中该酚树脂包括橡胶材料。
11.根据权利要求4的半导体器件，其中在该再分布层上的第二绝缘层的厚度为3μπι 或以上。
12.根据权利要求4的半导体器件，其中该第二绝缘层的开口位于所述多个布线的至 少一部分上，而该第一绝缘层的一部分没有被所述多个布线覆盖。
13.—种制造半导体器件的方法，包括以下步骤形成第一绝缘层，该第一绝缘层在集成电路中包括的电极焊盘上具有第一开口 ； 在该第一绝缘层上形成再分布层，该再分布层包括被电耦接到该电极焊盘的多个布线. 形成第二绝缘层，该第二绝缘层在所述多个布线的至少一部分上具有至少一个第二开 口 ；以及形成金属膜，使其被电耦接到所述多个布线的至少一个并且悬于所述多个布线中没有 被电耦接到该金属膜的至少一个布线之上。
14.根据权利要求13的方法，其中该再分布层的中心线平均表面粗糙度为IOOnm或以上。
15.根据权利要求13的方法，还包括以下步骤，在该金属膜上形成焊接凸点，使其悬于所述多个布线中没有被电耦接到该金属膜的至 少一个布线之上。
16.根据权利要求13的方法，还包括以下步骤 在该第一绝缘层上形成第一导电层和第二导电层；以及用该第二导电层作为掩模来蚀刻该第一导电层，使得该第一导电膜的图案小于该第二 导电膜的图案。
17.根据权利要求13的方法，还包括以下步骤 在该第一绝缘层上形成第一导电层；通过电镀在该第一导电层上形成第二导电层；以及控制电镀液中的添加剂含量，使得该第二导电层的中心线平均表面粗糙度为IOOnm或 以上。
18.根据权利要求17的方法，其中该第二导电层包括铜，并且该电镀液包括硫酸铜水 溶液，所述硫酸铜水溶液包括作为添加剂的氯和聚丙烯酰胺的至少一种。
19.根据权利要求13的方法，其中该第二绝缘层在200°C或以下的温度下固化。
20.根据权利要求13的方法，其中该金属膜包括厚度为1μ m或以上的Cu层，并包括Ni层。
全文摘要
一种半导体器件及其制造方法，该半导体器件包括集成电路，具有电极焊盘；第一绝缘层，被设置在集成电路上；再分布层，包括多个布线并被设置在第一绝缘层上，所述多个布线的至少一个被电耦接到电极焊盘；第二绝缘层，在多个布线的至少一部分上具有开口；金属膜，被设置在开口上和第二绝缘层上，并且该金属膜被电耦接到所述多个布线中的至少一个；以及焊接凸点，悬于没有被电耦接到金属膜的多个布线的至少一个之上。本发明减少了第二绝缘树脂层与再分布布线的脱离，并确保了再分布布线的粘附力。
文档编号H01L21/60GK102148210SQ201010620988
公开日2011年8月10日 申请日期2010年12月24日 优先权日2009年12月25日
发明者松木浩久 申请人:富士通半导体股份有限公司