半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及具备晶体管的半导体装置。
背景技术：
SiC (碳化硅)半导体在绝缘击穿耐性和热传导率等方面较为优异，作为适合用于混合动力汽车的逆变器等的半导体备受关注。例如，使用了SiC 半导体的逆变器具有 M0SFET(Metal Oxide Semiconductor Field Effect Transistor)。这种SiC半导体装置包括SiC基板、在SiC基板上层叠的N型 SiC外延层。在SiC外延层的表层部，彼此空出间隔形成多个P型的主体区域(阱区域)。 在各主体区域的表层部，与主体区域的周缘空出间隔形成N型的源极区域。在SiC外延层上，形成由N型多晶硅(掺杂了N型杂质之后的多晶硅)构成的栅极电极。栅极电极隔着栅极氧化膜与主体区域的周缘和源极区域的周缘之间的区域(沟道区域)对置。在源极区域的内侧，P+型的主体接触区域在深度方向贯穿源极区域形成。在SiC外延层上，形成层间绝缘膜。栅极电极被层间绝缘膜覆盖。在层间绝缘膜上，形成源极电极。源极电极经由在层间绝缘膜上选择性形成的接触孔连接于源极区域和主体接触区域。在源极电极接地，对在SiC基板的背面形成的漏极电极被施加正电压的状态下， 通过对栅极电极施加阈值以上的电压，由此在主体区域中的与栅极氧化膜的界面附近形成沟道，在源极电极与漏极电极之间流过电流。专利文献1 JP特开2002-100771号公报专利文献2 JP特开2007-66959号公报在这种半导体装置中，通过元件间距(cell pitch)和栅极的微细化，能够降低 MOSFET的导通阻抗。不过，随着元件间距的微细化，彼此相邻的主体区域间的间隔变小，由于从主体区域与SiC外延层(漂移区域)之间的界面展宽的耗尽层，该主体区域间的电流路径变窄。因此，所谓的寄生JFET电阻增大。因而，通过微细化来降低导通电阻受到限制。此外，为了改善MOSFET的导通电阻(沟道迁移率)，只要降低形成沟道的主体区域的表面附近的P型杂质浓度即可。但是，当降低主体区域的表面附近的P型杂质浓度时，在 MOSFET截止的状态下(栅极电压=0V)，在源极电极与漏极电极之间流过的漏极泄露电流增大。为此，在现有的SiC半导体装置中，当SiC半导体装置处于150°C以上的高温时，将会流过几百μ A的漏极泄露电流。此外，仅仅是在源极区域和主体接触区域的表面直接接触源极电极的金属材料 (例如，Al (铝))，无法得到欧姆接触，或者其接触界面的电阻(接触电阻)非常大。因此，本发明者为了获得低电阻的欧姆接触，研究出了如下的方法，在源极区域和主体接触区域上蒸镀含有关键元素(例如，Ni(镍)、Α1等)的欧姆金属之后，在1000°C的高温下进行热处理(PDA:Post Deposition Anneal)从而形成反应层，在欧姆金属(反应层)上形成源极电极。然而，在该方法中，由于需要1000°C的高温下的热处理，因此制造成本变高。

发明内容
本发明的目的在于提供一种超越通过微细化来降低导通电阻的限制，从而进一步降低导通电阻的半导体装置。此外，本发明的另一目的在于提供一种能够降低导通电阻和漏极泄露电流双方的半导体装置。此外，本发明的再一目的在于提供一种不必进行热处理就能够获得低电阻的欧姆接触的半导体装置。用于实现上述目的的本发明的半导体装置包括第1导电型的半导体层；第2导电型的多个主体区域，在从所述半导体层的表面至厚度方向的中间部的区域，在与所述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与所述主体区域的周缘空出间隔形成；栅极绝缘膜，在所述半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述源极区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表面对置部以及在所述槽中埋设的埋设部。在该半导体装置中，在半导体层(漂移区域)与源极区域之间施加电压的状态下， 栅极电极的电位(栅极电压)被控制，由此在半导体层中的与栅极绝缘膜的界面附近形成沟道，从而在半导体层中流过电流。在半导体层中，形成横跨在彼此相邻的2个源极区域之间的槽。槽的内面由栅极绝缘膜覆盖。并且，栅极电极具有夹着栅极绝缘膜与半导体层的表面对置的表面对置部以及在槽中埋设的埋设部。因此，沟道不仅形成在半导体层的表面附近，还形成在槽的侧面以及底面附近。这样，与具备平坦栅极型VDMI SFET (Vertical Double diffused Metal Insulator Semiconductor Field Effect Transistor)的结构相比，能够扩大沟道宽度。 其结果，能够超越通过微细化降低导通电阻的限制，从而进一步降低导通电阻。优选所述槽形成多个。由此，能够进一步扩大沟道宽度。优选槽的深度小于主体区域的深度，进而优选小于源极区域的深度。由于在槽的深度小于源极区域的深度的情况下，沟道沿着槽的底面形成，因此能够实现导通电阻的进一步降低。此外，所述半导体层可以是SiC外延层，在这种情况下，优选SiC外延层的表面是 SiC结晶的(0001)面或(000-1)面。此外，优选将所述主体区域和所述源极区域各包含一个的单位元件在俯视下以格子状配置，所述源极区域在该主体区域的表层部上与该主体区域的周缘空出间隔形成。 在这种情况下优选所述槽按照使彼此相邻的所述单位元件的所述源极区域在侧面露出的方式形成，所述栅极电极被设置成横跨在所述槽内彼此相对的2个所述源极区域之间。此外，用于实现本发明的目的的半导体装置包括N型半导体层，由SiC组成；P型区域，在所述N型半导体层的表层部选择性地形成；N型区域，在所述P型区域的表层部上， 与P型区域的周缘空出间隔形成；栅极绝缘膜，在所述N型半导体层上形成；和栅极电极， 在所述栅极绝缘膜上形成，与所述P型区域的周缘和所述N型区域之间的部分对置。
在N型区域与N型半导体层的基层部之间施加正电压的状态下，对栅极电极施加阈值电压，由此，在P型区域中的与栅极绝缘膜的界面附近形成沟道，在N型区域与N型半导体层之间流过电流(导通电流)。并且，在本发明的半导体装置中，P型区域的表层部具体而言P型区域中的以栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的P型杂质浓度被控制在 IXlO18cnT3以下。由此，能够提高P型区域中形成的沟道中的电子迁移率(沟道迁移率)， 能够降低由SiC半导体装置的各部构成的MISFET (Metal Insulator Semiconductor Field Effect Transistor)的导通电阻。此外，在本发明的其他方式的半导体装置中，P型区域通过300keV以上的注入能量和4X IO13CnT2以上的剂量的一级离子注入法来形成。由此，P型区域中的以栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的P型杂质浓度必然为IX IO18CnT3以下。因此，与上述半导体装置同样，能够提高P型区域中形成的沟道中的电子迁移率，能够降低由SiC半导体装置的各部构成的MISFET的导通电阻。并且，在这些的SiC半导体装置中，栅极电极由P型多晶硅(掺杂了 P型杂质的多晶硅)组成。N型多晶硅的功函数(work function)约为4. leV。相对于此，P型多晶硅的功函数约为5. IeV0因此，在栅极电极的材料中采用P型多晶硅，由此与采用N型多晶硅的结构相比能够将MISFET的阈值电压提升约IV。其结果，能够降低在MISFET截止的状态下流过N型半导体层的漏电流(漏极泄露电流)。优选作为栅极电极的材料的P型多晶硅是按照5X IO14CnT2以上、5X IO15CnT2以下的剂量掺杂了硼⑶之后的多晶硅。在B的剂量低于5X1014cm_2的情况下，栅极电极的薄片电阻过大。另一方面，当B的掺杂量超过5 X IO15CnT2时，栅极电极中的B扩散至栅极绝缘膜中，有可能在栅极电极与P型区域之间产生漏电流。其中，由于相对于N型多晶硅的薄片电阻为20 Ω / □左右，P型多晶硅的薄片电阻约为70 Ω / □ 100 Ω / □，因此在采用从有助于与外部电连接的栅极垫布设由P型多晶硅组成的栅极电极的结构时，有可能因栅极信号延迟而产生MISFET的开关延迟。因此，SiC半导体装置优选具备栅极指，该栅极指在N型半导体层上形成，由金属材料组成，与栅极垫以及栅极电极电连接。也就是说，优选栅极垫与栅极电极通过由金属材料组成的栅极指连接。由此，能够避免因栅极信号延迟而产生开关延迟的问题。此外，用于实现本发明的目的的半导体装置，包括半导体层，由SiC组成；N型的第1杂质区域，在所述半导体层的表层部上选择性地形成；P型的第2杂质区域，在所述半导体层的表层部上以与所述第1杂质区域相邻且被所述第1杂质区域包围的方式选择性地形成；和欧姆金属，横跨在所述第1杂质区域以及第2杂质区域上而形成，在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有P型杂质。在第2杂质区域的表层部中，以针对SiC的固溶限以上的浓度含有P型杂质，由此即便在欧姆金属形成后不进行热处理，N型的第1杂质区域自不用说，即便是P型的第2杂质区域也能够得到低电阻的欧姆接触。不进行热处理就得到该低电阻的欧姆接触的机制尚不明确，但由于在第2杂质区域的表层部中含有过剩的P型杂质，因此推测即便不进行热处理也会通过该过剩的P型杂质与SiC中的Si (硅)的化合而生成硅化物。由于不需要用于获得低电阻的欧姆接触的热处理，因此与现有的SiC半导体装置相比，能够降低制造中所需的成本和时间。在所述半导体装置中，优选在距离第2杂质区域的表面的深度为50nm ioonm(500 A 1000 A )的部分中，以针对SiC的固溶限以上含有P型杂质。此外，优选在距离第2杂质区域的表面的深度为100nm( 1000 A )以上的部分中， 以低于针对SiC的固溶限含有所述P型杂质。即便在在距离第2杂质区域的表面的深度为 IOOnm以上的部分中含有过剩的P型杂质，该过剩的P型杂质也不会有助于降低接触电阻。 因此，省去了直至这种深度的部分高浓度地掺杂P型杂质的浪费，能够进一步降低SiC的制造中所需的成本和时间。此外，在第2杂质区域的表层部中，也可以含有多于2X102°cm-3的P型杂质。由于在第2杂质区域的表层部中切实地含有过剩的P型杂质，因此不进行热处理也能够针对第2杂质区域可靠地获得低电阻的欧姆接触(ohmic contact)。此外，优选第2杂质区域具有通过多级离子注入法形成的杂质浓度分布 (profile)。只要是多级离子注入法，在距离第2杂质区域的表面深度为50nm IOOnm的部分，就能够容易以针对SiC固溶限以上注入P型杂质。此外，P型杂质只要是III族原子即可，例如可以是Al。此外，优选第1杂质区域的表层部中的N型杂质的浓度在1 X 102°cm_3 5X 102°cm_3 的范围内。通过控制在这种浓度，能够可靠地获得针对N型的第1杂质区域的低电阻欧姆接触。在这种情况下，优选所述第1杂质区域的表层部中的N型杂质的浓度具有盒型的杂质浓度分布。欧姆金属(ohmic metal)既可以具有单层构造也可以具有层叠构造，该单层构造由从Ti、TiN、Ni、Al、Ta、TaN、W和WN的组中选择的一种材料组成，该层叠构造层叠了由从所述组中选择多种的各材料组成的层。此外，用于实现本发明的目的的半导体装置包括第1导电型的半导体层，由SiC 组成；第2导电型区域，在所述半导体层的表层部，在与所述半导体层的深度方向垂直的方向空出间隔形成；第1导电型的第1杂质区域，在各个所述第2导电型区域的表层部上，与所述第2导电型区域的周缘空出间隔形成；第2导电型的第2杂质区域，在各个所述第2导电型区域的表层部上，以被所述第1杂质区域包围的方式形成；栅极绝缘膜，在所述半导体层上形成；栅极电极，在所述栅极绝缘膜上形成，与所述第2导电型区域中的其周缘和所述第1杂质区域之间的部分对置，且横跨在彼此相邻的2个所述第1杂质区域之间；和欧姆金属，横跨在所述第1杂质区域以及所述第2杂质区域上而形成，所述第2导电型区域中的以所述栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的杂质浓度为 IXlO18Cm-3以下，在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有第2导电型杂质，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述第 1杂质区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表层对置部以及在所述槽中埋设的埋设部。根据该结构，沟道不仅形成在半导体层的表面附近，还形成在槽的侧面以及底面附近。因此，能够超越通过微细化来降低导通电阻的限制，可进一步降低导通电阻。此外， 第2导电型区域中的以栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的杂质浓度被控制在IXlO18Cnr3以下。由此，能够提高在第2导电型区域中形成的沟道中的
9电子的迁移率(沟道迁移率)，能够降低由SiC半导体装置的各部构成的MISFET的导通电阻。再有，在第2杂质区域的表层部中，以针对SiC的固溶限以上的浓度含有第2导电型杂质，由此即便在欧姆金属形成后不进行热处理，第1杂质区域自不用说，即便对于第2杂质区域也能够获得低电阻的欧姆接触。再有，用于实现本发明的目的的半导体装置，包括第1导电型的半导体层，由SiC 组成；第2导电型区域，在所述半导体层的表层部选择性地形成；第1导电型的第1杂质区域，在所述第2导电型区域的表层部上，与所述第2导电型区域的周缘空出间隔形成；第2 导电型的第2杂质区域，在所述第2导电型区域的表层部上，以被所述第1杂质区域包围的方式形成；栅极绝缘膜，在所述半导体层上形成；栅极电极，在所述栅极绝缘膜上形成，与所述第2导电型区域中的其周缘和所述第1杂质区域之间的部分对置；和欧姆金属，横跨在所述第1杂质区域以及所述第2杂质区域上而形成，所述第2导电型区域中的以所述栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的杂质浓度为IXlO18cnT3以下，在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有第2导电型杂质。根据该结构，第2导电型区域中的以栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的杂质浓度被控制在IXlO18cnT3以下。由此，能够提高在第2导电型区域中形成的沟道中的电子的迁移率(沟道迁移率)，能够降低由SiC半导体装置的各部构成的MISFET的导通电阻。再有，在第2杂质区域的表层部中，以针对SiC的固溶限以上的浓度含有第2导电型杂质，由此即便在欧姆金属形成后不进行热处理，第1杂质区域自不用说，即便对于第2杂质区域也能够获得低电阻的欧姆接触。


图1是本发明的第1实施方式所涉及的半导体装置的示意俯视图。图2是图1的由虚线圆II包围的部分的主要部分放大图。图3A是图2所示的半导体装置的截断线A-A处的示意剖视图。图;3B是图2所示的半导体装置的截断线B-B处的示意剖视图。图3C是图2所示的半导体装置的截断线C-C处的示意剖视图。图4A是用于说明图2所示的半导体装置的制造方法的示意剖视图，表示与图3A 的截断面相同的截断面。图4B是用于说明图2所示的半导体装置的制造方法的示意剖视图，表示与图:3B 的截断面相同的截断面。图4C是用于说明图2所示的半导体装置的制造方法的示意剖视图，表示与图3C 的截断面相同的截断面。图5A是表示图4A的下一个工序的示意剖视图。图5B是表示图4B的下一个工序的示意剖视图。图5C是表示图4C的下一个工序的示意剖视图。图6A是表示图5A的下一个工序的示意剖视图。图6B是表示图5B的下一个工序的示意剖视图。图6C是表示图5C的下一个工序的示意剖视图。图7A是表示图6A的下一个工序的示意剖视图。
图7B是表示图6B的下一个工序的示意剖视图。图7C是表示图6C的下一个工序的示意剖视图。图8A是表示图7A的下一个工序的示意剖视图。图8B是表示图7B的下一个工序的示意剖视图。图8C是表示图7C的下一个工序的示意剖视图。图9A是表示图8A的下一个工序的示意剖视图。图9B是表示图8B的下一个工序的示意剖视图。图9C是表示图8C的下一个工序的示意剖视图。图IOA是表示图9A的下一个工序的示意剖视图。图IOB是表示图9B的下一个工序的示意剖视图。图IOC是表示图9C的下一个工序的示意剖视图。图IlA是表示图IOA的下一个工序的示意剖视图。图IlB是表示图IOB的下一个工序的示意剖视图。图IlC是表示图IOC的下一个工序的示意剖视图。图12A是表示图IlA的下一个工序的示意剖视图。图12B是表示图IlB的下一个工序的示意剖视图。图12C是表示图IlC的下一个工序的示意剖视图。图13A是表示图12A的下一个工序的示意剖视图。图13B是表示图12B的下一个工序的示意剖视图。图13C是表示图12C的下一个工序的示意剖视图。图14是表示本发明的第2实施方式所涉及的半导体装置的构造的示意剖视图。图15是本发明的第3实施方式所涉及的半导体装置的示意俯视图。图16是图15所示的半导体装置的截断线II-II处的示意剖视图。图17是图15所示的半导体装置的截断线III-III处的示意剖视图。图18A是用于说明图16所示的半导体装置的制造方法的示意剖视图。图18B是表示图18A的下一个工序的示意剖视图。图18C是表示图18B的下一个工序的示意剖视图。图18D是表示图18C的下一个工序的示意剖视图。图18E是表示图18D的下一个工序的示意剖视图。图18F是表示图18E的下一个工序的示意剖视图。图18G是表示图18F的下一个工序的示意剖视图。图19是本发明的第4实施方式所涉及的半导体装置的示意俯视图。图20是图19所示的截断线II-II处的半导体装置的示意剖视图。图21A是用于说明半导体装置的制造方法的示意剖视图。图21B是表示图21A的下一个工序的示意剖视图。图21C是表示图21B的下一个工序的示意剖视图。图21D是表示图21C的下一个工序的示意剖视图。图21E是表示图21D的下一个工序的示意剖视图。图21F是表示图21E的下一个工序的示意剖视图。
图21G是表示图21F的下一个工序的示意剖视图。图22是表示实施例1所涉及的P型区域的杂质浓度分布的曲线。图23是表示实施例2所涉及的P型区域的杂质浓度分布的曲线。图M是表示实施例3所涉及的P型区域的杂质浓度分布的曲线。图25是表示实施例4所涉及的P型区域的杂质浓度分布的曲线。图沈是表示实施例5所涉及的P型区域的杂质浓度分布的曲线。图27是表示实施例6所涉及的P型区域的杂质浓度分布的曲线。图观是表示实施例7所涉及的P型区域的杂质浓度分布的曲线。图四是表示实施例8所涉及的P型区域的杂质浓度分布的曲线。图30是表示实施例9所涉及的P型区域的杂质浓度分布的曲线。图31是表示实施例10所涉及的P型区域的杂质浓度分布的曲线。图32是表示实施例11所涉及的P型区域的杂质浓度分布的曲线。图33是表示实施例12所涉及的P型区域的杂质浓度分布的曲线。图34是表示使用了实施例1 12的构造物的SiC半导体装置中的导通电阻和阈值电压的测量结果的表。图35是表示使用了实施例1 12的构造物的SiC半导体装置中的导通电阻的测量结果的曲线。图36是表示使用了实施例1 12的构造物的SiC半导体装置中的阈值电压的测量结果的曲线。图37是表示使用了实施例10的构造物的SiC半导体装置中的漏极泄露电流的测量结果的曲线。图38是表示比较例1的SiC半导体装置中的漏极泄露电流的测量结果的曲线。图39是表示实施例13所涉及的P+区域的杂质浓度分布的曲线。图40是表示实施例2 3所涉及的P+区域的杂质浓度分布的曲线。图41是表示实施例13以及比较例2 3的构造物中的I_V特性的曲线。
具体实施例方式以下，参照附图对本发明的实施方式进行详细说明。图1是本发明的第1实施方式所涉及的半导体装置的示意俯视图。半导体装置1在俯视下形成为正方形形状，在其表面侧形成有层间绝缘膜2。在层间绝缘膜2上形成源极电极3、栅极垫4和栅极指5。源极电极3被配置成形成为在俯视下为正方形形状，该正方形形状在其中央部分具有从第1侧沿6至第1侧沿6所对置的第2侧沿7按照俯视下为凹状的方式被除去的区域(除去区域10)，各侧沿分别与半导体装置1的侧沿平行。栅极垫4在俯视下形成为正方形形状，在源极电极3的凹状的除去区域10的开放部分附近，相对于源极电极3空出间隔以非接触的方式设置。栅极指5在本实施方式中与栅极垫4 一体地形成三根。三根的栅极指5从源极电极3的除去区域10的开放侧朝向其相反侧，在除去区域10内、以及与源极电极10的第1 侧沿6垂直的第3侧沿8和第4侧沿9的外侧各设置1根，彼此平行地延伸，相对于源极电极3空出间隔以非接触的方式设置。栅极垫4和栅极指5由相同的金属材料组成。优选栅极垫4和栅极指5由与源极电极3相同的金属材料例如主要成分含有Al的金属材料组成。源极电极3、栅极垫4和栅极指5由相同的金属材料组成的情况下，在层间绝缘层2的整个表面区域上形成由该金属材料组成的膜，通过使该膜图案化，由此能够形成源极电极3、栅极垫4以及栅极指5。在源极电极3的下方，由以下所说明的各部组成的VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)白勺单位7Π件C，按照在俯视下为矩阵状(格子状)的方式排列设置多个。图2是图1的由虚线圆II包围的部分的主要部分放大图，示出4个单位元件C。 图3A是图2所示的半导体装置的截断线A-A处的示意剖视图。图:3B是图2所示的半导体装置的截断线B-B处的示意剖视图。图3C是图2所示的半导体装置的截断线C-C处的示意剖视图。此外，在各剖视图中，为了使图面简化，仅在由导电材料组成的部分附上了阴影。半导体装置1具备在SiC基板(未图示)上层叠的SiC外延层12。SiC外延层12 由于掺杂了 N型杂质，由此示出N型的导电型。在本实施方式中，SiC外延层12的厚度约为7 μ m，SiC外延层12的N型杂质浓度为1 X IO16CnT3。在SiC外延层12的表层部，形成多个主体区域13。各主体区域13，呈现P型的导电型，被在从SiC外延层12的表面对至深度方向的中间部的区域，相对于其他主体区域13 在与SiC外延层12的厚度方向垂直的方向空出间隔而形成。在本实施方式中，主体区域13 的深度为5 OOOA 6 500 A (500nm 650nm)。并且，主体区域13通过作为P型杂质的Al的一级离子注入法来形成，以后述的栅极绝缘膜16的厚度方向的中央为基准的深度为1 0 0 0 A(IOOnm)以下部分的P型杂质浓度具有1X IO18cnT3以下的杂质浓度分布。在各主体区域13的表层部，与主体区域13的周缘空出间隔地形成源极区域14。 源极区域14与SiC外延层12相比高浓度地掺杂N型杂质，由此呈现N+型的导电型。在本实施方式中，源极区域14的深度约为2 50 0 AO50nm)。并且，通过作为N型杂质的 P(磷)的多级离子注入法来形成源极区域14，该源极区域14具有距离其表面的深度为1 0
0A 2 5 0 0 A (IOnm 250nm)的部分的N型杂质浓度为1 X 102°cnT3 5X 102°cnT3 的盒(box)型的杂质浓度分布。在各源极区域14的内侧，在深度方向贯通源极区域14从而形成主体接触区域15。 主体接触区域15与主体区域13相比高浓度地掺杂P型杂质，由此呈现P+型的导电型。在本实施方式中，主体接触区域15的深度约为3 5 0 0 A(350nm)。并且，通过作为P型杂质的Al的多级离子注入法来形成主体接触区域15，其具有盒型杂质浓度，即距离其表面深度为5 0 0 A 1 0 0 0 A (50nm IOOnm)部分的P型杂质浓度为2X102°cm_3 5 X IO20Cm-3,距离表面深度为1 OOOA (IOOnm)以上的部分的P型杂质浓度为 2X102°cm_3以下。由此，主体接触区域15中的距离表面的深度为5 0 0 A 1 0 0 0 A 的部分中，以针对SiC的固溶限以上含有Al，而主体接触区域15中的距离表面的深度为
10 0 0 A以上的部分，以低于针对SiC的固溶限含有Al。在SiC外延层12上，形成栅极绝缘膜16。栅极绝缘膜16例如由Si02(氧化硅)组成。栅极绝缘膜16的厚度例如约为 4 0 0 A (40nm)。
在栅极绝缘膜16上，形成栅极电极17。栅极电极17例如由掺杂多晶硅(掺杂了 N型杂质或P型杂质的多晶硅)组成。栅极电极17横跨设置在彼此相邻的源极区域14之间。此外，栅极电极17经由在层间绝缘膜2中形成的贯通孔(未图示)与栅极指5连接。在栅极电极17的下方，在SiC外延层12中形成多个槽(trench) 18。各槽18横跨形成在源极区域14之间，使得彼此相邻的单位元件C的2个源极区域14露出至其侧面 25。通过将SiC外延层12从其表面M挖掘至比源极区域14的最深部浅的位置，来形成各槽18，各槽18以一定的间距并排设置。并且，在各槽18中布置栅极绝缘膜16和栅极电极 17。由此，各槽18的内面被栅极绝缘膜16覆盖，栅极电极17 —体地具有与SiC外延层12 的表面M对置的表面对置部19、以及在各槽18内埋设的埋设部20。此外，在SiC外延层12上，形成层间绝缘膜2。由层间绝缘膜2覆盖栅极电极17。 层间绝缘膜2例如由SiA组成。在层间绝缘膜2中，在与各主体接触区域15对置的位置形成接触孔23。各接触孔 23贯通栅极绝缘膜16，主体接触区域15的整个区域以及源极区域14中的主体接触区域15 的周围的部分面向各接触孔23内。在源极区域14以及主体接触区域15的表面上的面向接触孔23内的部分上(接触孔23的底面上)和层间绝缘膜2的表面上，形成了具有层叠构造的欧姆金属21，该层叠构造从下方起层叠了 Ti(钛)层以及TiN(氮化钛)层。在层间绝缘膜2上(欧姆金属21上)，形成源极电极3。源极电极3进入在层间绝缘膜2中选择形成的接触孔23中，夹着欧姆金属21与源极区域14以及主体接触区域15 连接。源极电极3例如由主要成分含有Al的金属组成。另一方面，虽然没有图示，在SiC基板的背面(与形成了 SiC外延层12的一侧相反的面)形成漏极电极。在源极电极3接地，对漏极电极施加适当的正电压的状态下，栅极电极17的电位 (栅极电压)被控制，由此SiC外延层12中的其与栅极绝缘膜16的界面附近形成沟道，在源极电极3与漏极电极之间，通过沟道以及彼此相邻的主体区域13之间流过电流。如前所述，在SiC外延层12中，以横跨彼此相邻的2个源极区域14之间的方式形成多个槽18。槽18的内面由栅极绝缘膜16覆盖。并且，栅极电极17具有夹着栅极绝缘膜16与SiC外延层12的表面M对置的表面对置部19、和在槽18内埋设的埋设部20。因此，沟道不仅在SiC外延层12的表面M附近形成，还在槽18的侧面25以及底面沈形成。 这样，与具备平坦栅极型VDMISFET的结构相比，能够扩大沟道宽度。其结果，能够超越通过微细化降低导通电阻的限制，进一步降低导通电阻。进而，在SiC外延层12的表面M出现SiC结晶的(0001)面或(000-1)面的情况下，由于在槽18的侧面25的一部分出现SiC结晶的(11-20)面，因此通过在该部分的附近形成沟道，能够实现高的沟道迁移率。此外，由于相对于N型多晶硅的薄片电阻(sheet resistance)为20 Ω / □左右， P型多晶硅的薄片电阻约为70Ω/ □ 100 Ω / □，因此在采用从栅极垫4布设由P型多晶硅组成的栅极电极17的结构时，有可能因栅极信号延迟而产生MISFET的开关延迟。栅极垫4与栅极电极17通过由金属材料组成的栅极指5连接，由此能够回避因栅极信号延迟而引起的开关延迟的问题。
此外，通过300keV以上的注入能量以及4X IO13CnT2以上的剂量的一级离子注入法形成主体区域13。由此，主体区域13的表层部具体而言是主体区域13中的以栅极绝缘膜 16的厚度方向的中央为基准的深度1 0 0 0 A以下的部分的P型杂质浓度为lX1018cm_3 以下。通过将主体区域13的表层部的P型杂质浓度控制在IXlO18cnT3以下的低浓度，能够提高主体区域13中形成沟道中的电子的迁移率(沟道迁移率)，能够降低VDMOSFET的导通电阻。并且，在半导体装置1中，栅极电极17由P型多晶硅组成。N型多晶硅的功函数 (work function)约为4. IeV0相对于此，P型多晶硅的功函数约为5. IeV0因此，在栅极电极17的材料中采用P型多晶硅，由此与采用N型多晶硅的结构相比，能够将VDMOSFET的阈值电压提升约IV。其结果，能够降低在MISFET截止的状态下在源极电极3与漏极电极之间流动的漏极泄露电流。此外，作为栅极电极17的材料的P型多晶硅，由按照5X IO14CnT2 5X IO15CnT2的范围内的剂量掺杂了 B的P型多晶硅构成。通过将剂量设定为5X IO14CnT2以上，能够防止栅极电极17的薄片电阻过大。此外，通过将剂量设定为5X1015cnT2以下，能够防止栅极电极17中的B扩散至栅极绝缘膜16中，能够防止因该扩散引起的栅极电极17与主体区域13 之间发生泄露。此外，在主体接触区域15的表层部，以针对SiC的固溶限以上含有作为P型杂质的Al。在主体连接区域15的表层部以针对SiC的固溶限以上的浓度含有P型杂质，由此即便在欧姆金属21形成之后不进行热处理，不用说N型源极区域14，即便相对于P型主体接触区域15也能够获得低电阻的欧姆接触。在该半导体装置1中，由于不需要用于获得第1低电阻的欧姆接触的热处理，因此与现有的SiC半导体装置相比能够降低制造中需要的成本和时间。此外，在该实施方式中，在距离主体接触区域15的表面的深度为5 O OA 1 O O O A的部分，以针对SiC的固溶限以上含有Al，而在距离主体接触区域 15的表面深度为1 O O O A以上的部分，以低于针对SiC的固溶限含有Al。即便在距离主体接触区域15的表面深度为ι ο O O A以上的部分含有过剩的Al，但该过剩的Al也不会引起接触电阻的降低。因此，消除了因直至到这种深度的部分高浓度地掺杂Al而引起的浪费，能够实现SiC制造中需要的成本和时间的进一步降低。此外，通过多级离子注入法形成主体接触区域15。只要是多级离子注入法，在距离主体接触区域15的表面深度为50nm IOOnm的部分，就能够容易以针对SiC固溶限以上注入P型杂质。此外，由于源极区域14的表层部的N型杂质浓度被控制在lX102°cm_3 5X IO20Cm-3的范围内，因此能够可靠地获得针对N型源极区域14的低电阻的欧姆接触。图4A 图12、图4B 图12B和图4C 图12C是按顺序表示图2所示的半导体装置的制造工序的示意剖视图。图4A 图12A的截断面与图3A的截断面相同。图4B 图 12B的截断面与图:3B的截断面相同。图4C 图12C的截断面与图3C的截断面相同。在半导体装置1的制造工序中，如图4A、图4B和图4C所示，通过外延生长法在SiC 基板(未图示)上形成SiC外延层12。
接下来，如图5A、图5B和图5C所示，通过一级离子注入法在SiC外延层12的表层部选择性地注入(含有)用于形成主体区域13的P型杂质(例如Al)。接着，如图6A、图6B和图6C所示，通过多级离子注入法(例如四级离子注入法) 在主体区域13的表层部选择性地注入作为用于形成主体接触区域15的P型杂质的Al。接着，如图7A、图7B和图7C所示，通过多级离子注入法(例如四级离子注入法) 在主体区域13的表层部选择性地注入作为用于形成源极区域14的N型杂质的P。然后，进行高温(例如1750°C )下的退火，在SiC外延层12的表层部形成主体区域13、源极区域14和主体接触区域15。之后，如图8A、图8B和图8C所示，通过光刻和蚀刻在SiC外延层12形成多个槽 18。 接下来，如图9A、图9B和图9C所示，通过热氧化法在SiC外延层12的表面形成栅极绝缘膜16。此外，对于用来使P型杂质和N型杂质的杂质活化的热处理，只要在热氧化处理 (形成栅极绝缘膜16)之前既可，可以在P型杂质的注入后和N型杂质的注入后的各时刻单独进行，也可以在P型杂质的注入和N型杂质连续注入主体区域13中之后在形成槽18之前进行。然后，如图10A、图 IOB 和图 IOC 所示，通过 CVD (Chemical Vapor Deposition 化学气相生长)法，在栅极绝缘膜16上按照填满槽18的方式堆积掺杂多晶硅22。进而，如图11A、图IlB和图IlC所示，通过光刻和蚀刻选择性地除去掺杂多晶硅 22的堆积层，在栅极绝缘膜16上形成由掺杂多晶硅22组成的栅极电极17。之后，如图12A、图12B和图12C所示，通过CVD法在SiC外延层12上形成层间绝缘膜2。进而，如图13A、图1 和图13C所示，通过光刻和蚀刻，在层间绝缘膜2上形成接触孔23。然后，通过溅射法在源极区域14和主体接触区域15的表面上的面向接触孔23内的部分上(接触孔23的底面上)以及层间绝缘膜2的表面上，通过顺序蒸镀Ti和TiN，来形成欧姆金属21。紧接着Ti和TiN的蒸镀，通过溅射法在欧姆金属21上形成源极电极3。此外，在 SiC基板(未图示)的背面形成漏极电极。这样，得到图2所示的半导体装置1。图14是表示本发明的第2实施方式所涉及的半导体装置的结构的示意剖视图。在图14中，对于相当于图3A所示的各部的部分，附于与各部的参照符号相同的参照符号。并且，以下针对图14所示的构造仅说明与图3A所示的机构的不同点，附于相同参照符号的各部省略说明。在图3A所示的半导体装置1中，槽18的深度小于源极区域14的深度，相对于此， 在图14所示的半导体装置31中，槽18的深度大于源极区域14的深度。在半导体装置31中，不仅在SiC外延层12的表面M的附近形成沟道，在槽18的侧面25和底面沈也形成。这样，能够超越通过微细化降低导通电阻的限制，从而进一步降低导通电阻。此外，在槽18的深度小于源极区域14的深度的情况下，也就是图3A所示的构造的情况下，沟道沿着槽18的底面沈形成，在沟道中移动的电子分别沿着槽18的侧面25和底面26直线移动。这样，能够增大沟道宽度，能够实现导通电阻的进一步降低。图15是本发明的第3实施方式所涉及的半导体装置的俯视图。图16是图15所示的半导体装置的截断线II-II处的示意剖视图。图17是图15所示的半导体装置的截断线III-III处的示意剖视图。半导体装置41具备多个由以下说明的各部组成的VDMOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor)的元件 C。如图 15 所示，多个元件C在俯视下配置成矩阵状。如图16、图17所示，半导体装置41 (SiC半导体装置)具备在SiC基板(未图示) 上层叠的SiC外延层42。SiC外延层42通过掺杂N型杂质，而呈现出N型导电型。在该实施方式中，SiC外延层42的厚度约为7 μ m, SiC外延层42的N型杂质浓度为1 X 1016cnT3。在SiC外延层42的表层部，并排形成多个主体区域(阱区域)3。各主体区域43 呈现P型导电型，形成为相对于其他的主体区域43空出适当间隔平行地延伸。在本实施方式中，主体区域43的深度为5 0 0 0 A 6 5 0 0 A (500nm 650nm)。并且，通过作为 P型杂质的Al的一级离子注入法形成主体区域43，其具有以后述的栅极绝缘膜46的厚度方向的中央为基准的深度1 0 0 0 A(IOOnm)以下的部分的P型杂质浓度为1X IO18cnT3 以下的杂质浓度分布。在各主体区域43的表层部，与主体区域43的周缘空出间隔地形成源极区域44。 源极区域44较之SiC外延层42高浓度地掺杂N型杂质，由此呈现N+型导电型。在该实施方式中，源极区域44的深度约为2 5 0 0AO50nm)。在各源极区域44的内侧，在主体区域43延伸的方向空出一定间隔形成多个主体接触区域45。各主体接触区域45在深度方向贯通源极区域44而形成。各主体接触区域 45较之主体区域43以高浓度掺杂P型杂质，由此呈现P+型导电型。在该实施方式中，主体接触区域45的深度约为3 50 0 A (350nm)。在SiC外延层42上形成栅极绝缘膜46。栅极绝缘膜46例如由SiO2 (氧化硅)组成。栅极绝缘膜46的厚度例如约为4 0 0 A GOnm)。在栅极绝缘膜46上形成栅极电极47。栅极电极47由按照5X1014cnT2 5X IO1W2范围内的剂量掺杂了作为P型杂质的B的P型多晶硅组成。栅极电极4横跨设置在彼此相邻的源极区域44(主体区域4 之间。此外，在SiC外延层42上形成层间绝缘膜48。由层间绝缘膜48与栅极电极47 — 起覆盖SiC外延层42的表面。层间绝缘膜48例如由SiA组成。在层间绝缘膜48中，在与各主体接触区域45对置的位置形成接触孔49。各接触孔49贯通栅极绝缘膜46，在各接触孔49内面向着主体接触区域45的整个区域以及源极区域44中的主体接触区域45的周围的部分。在源极区域44以及主体接触区域45的表面中的面向接触孔49内的部分上(接触孔49的底面上)、以及层间绝缘膜48的表面上，形成具有层叠构造的欧姆金属50，该层叠构造从下方起层叠了 Ti(钛)层以及TiN(氮化钛)层。在层间绝缘膜48(欧姆金属50)上形成源极电极51。源极电极51进入在层间绝缘膜48中形成的各接触孔49中，夹着欧姆金属50与源极区域44以及主体接触区域45连接。源极电极51例如由主要成分含有Al的金属材料组成。如图16所示，在源极电极51上层叠聚酰亚胺层52。此外，虽然并未图示，在SiC基板的背面(与形成了 SiC外延层42 —侧相反的面) 形成漏极电极。在源极电极51接地，对漏极电极施加适当的正电压的状态下，栅极电极47的电位 (栅极电压)被控制，由此主体区域43中的与栅极绝缘膜46的界面附近形成沟道，在源极电极51与漏极电极之间流过电流。此外，如图15所示，在层间绝缘膜48上，形成有助于与外部电连接的栅极垫53和从栅极垫53延伸栅极指M。栅极垫53配置在沿着半导体装置41的一侧沿的部分的中央。栅极指M，例如设置三根，其在配置了栅极垫53的一侧和其相反的另一侧之间彼此平行地延伸。各栅极指M的一侧的端部连接于栅极垫53。栅极指M经由层间绝缘膜 48中形成的贯通孔55 (参照图17)与栅极电极47连接。栅极垫53和栅极指M相对于源极电极51空出间隔非接触地设置。换言之，在层间绝缘膜48上，在没有形成栅极垫53以及栅极指M的部分，相对于栅极垫53以及栅极指 M空出间隔形成源极电极51。栅极垫53和栅极指M由相同的金属材料组成。优选栅极垫53和栅极指M由与源极电极51相同的金属材料例如主要成分含有Al的金属材料组成。在源极电极51、栅极垫53以及栅极指M由相同的金属材料组成时，通过在层间绝缘膜48的整个表面区域形成由该金属材料组成的膜，并使该膜图案化，能够形成源极电极51、栅极垫53和栅极指M。此外，由于相对于N型多晶硅的薄片电阻为20 Ω / □左右，P型多晶硅的薄片电阻约为70 Ω / □ 100 Ω / □，因此在采用从栅极垫53布设由P型多晶硅组成的栅极电极47 的结构时，有可能因栅极信号延迟而产生MISFET的开关延迟。栅极垫53与栅极电极47通过由金属材料组成的栅极指M连接，由此能够回避因栅极信号延迟而引起的开关延迟的问题。图18Α 图18G是按顺序表示图16所示的半导体装置的制造工序的示意剖视图。在半导体装置41的制造工序中，如图18Α所示，首先通过外延生长法在SiC基板 (未图示)上形成SiC外延层42。接下来，通过300keV以上的注入能量和4 X IO13CnT2以上的剂量下的一级离子注入法，在SiC外延层42的表层部选择性地注入(含有)作为用于形成主体区域43的P型杂质的Al。接着，通过多级离子注入法(例如四级离子注入法)在主体区域43的表层部选择性地注入作为用于形成源极区域44的N型杂质的P。进而，通过多级离子注入法(例如四级离子注入法)，在主体区域33的表层部选择性地注入作为用于形成主体接触区域45的P型杂质的Al。然后，进行高温(例如1750°C)下的退火，在SiC外延层42的表层部形成主体区域43、源极区域44和主体接触区域45。接下来，如图18B所示，通过热氧化法在SiC外延层42的表面形成栅极绝缘膜46。然后，如图18C所示，通过CVD (Chemical Vapor Deposition 化学气相生长)法， 在栅极绝缘膜46上堆积多晶硅。接着，为了将多晶硅的堆积层变化为P型多晶硅的堆积层， 在多晶硅的堆积层中掺杂B (硼)。例如通过注入能量为30keV剂量为2X 1015m_2的离子注入法来实现这种B的掺杂。然后，通过光刻和蚀刻，选择性地除去P型多晶硅的堆积层，在
18栅极绝缘膜46上形成由P型多晶硅组成的栅极电极47。直到使栅极电极47图案化为止的过程中，在栅极电极47的表面生成由SiO2组合的自然氧化膜56。接下来，如图18D所示那样，通过CVD法在SiC外延层42上形成层间绝缘膜48。 栅极电极47的表面上的自然氧化膜56，与层间绝缘膜48 —体化。之后，通过光刻在层间绝缘膜48上形成抗蚀图案57。抗蚀图案57具有开口，该开口与层间绝缘膜48中的要形成接触孔49的部分对置。然后，如图18E所示，将抗蚀图案57用于掩膜来进行蚀刻，由此在层间绝缘膜48 上形成接触孔49。进而，如图18F所示，通过溅射法在源极区域44和主体接触区域45的表面上的面向接触孔49内的部分上(接触孔49的底面上)以及层间绝缘膜48的表面上，通过顺序进行Ti和TiN的成膜，来形成欧姆金属50。紧接着Ti和TiN的成膜(溅射)，如图18G所示，通过溅射法在欧姆金属50上形成源极电极51。然后，在源极电极51上涂布感光性聚酰亚胺。并且，为了将源极电极51的一部分作为衬垫露出，选择性地除去该感光性聚酰亚胺之后，进行感光性聚酰亚胺的固化 (cure)。由此，感光性聚酰亚胺成为聚酰亚胺层52，获得图16所示的半导体装置41。如上述，半导体装置41具备SiC外延层42、在SiC外延层42的表层部选择性形成的主体区域42、在主体区域43的表层部上与主体区域43的周缘空出间隔形成的源极区域44、在SiC外延层42上形成的栅极绝缘膜46、在栅极绝缘膜46上形成且与主体区域43 的周缘和源极区域44之间的部分对置的栅极电极47。并且，通过300keV以上的注入能量和4X IO13CnT2以上的剂量下的一级离子注入法形成主体区域43。由此，主体区域43的表层部，具体而言主体区域43中的以栅极绝缘膜45 的厚度方向的中央作为基准的深度1 O O O A以下的部分的P型杂质浓度为IXlO18Cnr3 以下。通过将主体区域43的表层部的P型杂质浓度控制在IXlO18cnT3以下的低浓度，能够提高主体区域43中形成的沟道中的电子的迁移率(沟道迁移率)，能够降低VDM0SFET的导通电阻。并且，在这些的半导体装置41中，栅极电极47由P型多晶硅组成。N型多晶硅的功函数约为4. leV。相对于此，P型多晶硅的功函数约为5. leV。因此，在栅极电极17的材料中采用P型多晶娃，由此与采用N型多晶硅的结构相比能够将VDM0SFET的阈值电压提升约IV。其结果，能够降低在MISFET截止的状态下在源极电极51与漏极电极之间流动的漏极泄露电流。此外，作为栅极电极47的材料的P型多晶硅，由按照5X IO14CnT2 5X IO15CnT2的范围内的剂量掺杂了 B的P型多晶硅构成。通过将剂量设定为5X IO14CnT2以上，能够防止栅极电极47的薄片电阻过大。此外，通过将剂量设定为5X1015cnT2以下，能够防止栅极电极47中的B扩散至栅极绝缘膜46中，能够防止因该扩散引起的栅极电极47与主体区域43 之间发生漏电。图19是本发明的第4实施方式所涉及的半导体装置的俯视图。图20是图19所示的截断线II-II处的半导体装置的示意剖视图。如图19所示，半导体装置61具备多个由以下说明的各部组成的 VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field EffectTransistor)的元件C。多个元件C在俯视下配置成矩阵状。如图20所示，半导体装置61 (SiC半导体装置)具备在SiC基板(未图示)上层叠的SiC外延层62。SiC外延层62通过掺杂N型杂质，而呈现出N型导电型。在该实施方式中，SiC外延层62的厚度约为7 μ m, SiC外延层62的N型杂质浓度为1 X 1016cnT3。在SiC外延层62的表层部，并排形成多个主体区域63。各主体区域63呈现P型导电型，形成为相对于其他的主体区域63空出适当间隔平行地延伸。在本实施方式中，主体区域63的深度约为6 5 O O A (650nm)。在各主体区域63的表层部，与主体区域63的周缘空出间隔地形成源极区域64。 源极区域64较之SiC外延层62高浓度地掺杂N型杂质，由此呈现N+型导电型。在该实施方式中，源极区域64的深度约为2 5 O 0AO50nm)。并且，通过作为N型杂质的P(磷) 的多级离子注入法形成源极区域64，该源极区域64具有距其表面的深度为1 O O A 2 5 O O A (IOnm 250nm)的部分中的N型杂质浓度为1 X 102°cnT3 5X IO20CnT3的盒型杂质浓度分布。在各源极区域64的内侧，在主体区域63延伸的方向空出一定间隔形成多个主体接触区域65。各主体接触区域65在俯视下被源极区域64包围。各主体接触区域65在深度方向贯通源极区域64形成。各主体接触区域65较之主体区域63以高浓度掺杂P型杂质，由此呈现P+型导电型。在该实施方式中，主体接触区域65的深度约为3 5 O O A (350nm)。并且，通过作为P型杂质的Al的多级离子注入法形成主体接触区域65，该主体接触区域65具有盒型杂质浓度分布，S卩距其表面的深度为5 O OA 1 O O O A(50nm IOOnm)的部分中的P型杂质浓度为2 X IO20cnT3 5 X 102°cm_3，距表面的深度为1 OOOA (IOOnm)以上的部分中的P型杂质浓度为2X102°cm_3以下。由此在主体接触区域65中的距离表面的深度为5 O OA 1 O O O A的部分中，以针对SiC的固溶限以上含有Al， 而主体接触区域65中的距离表面的深度为1 O O O A以上的部分，以低于针对SiC的固溶限含有Al。在SiC外延层62上形成栅极绝缘膜66。栅极绝缘膜66例如由SiO2 (氧化硅)组成。在栅极绝缘膜66上形成栅极电极67。栅极电极67例如由掺杂多晶硅(掺杂了 N 型杂质或P型杂质的多晶硅)组成。栅极电极67横跨设置在彼此相邻的源极区域64(主体区域6 之间。此外，在SiC外延层62上形成层间绝缘膜68。SiC外延层62的表面与栅极电极 67 一并由层间绝缘膜68覆盖。层间绝缘膜68例如由SW2组成。在层间绝缘膜68中，在与各主体接触区域65对置的位置形成接触孔69。各接触孔69贯通栅极绝缘膜66，在各接触孔69内面向着主体接触区域65的整个区域以及源极区域64中的主体接触区域65的周围的部分。在源极区域64以及主体接触区域65的表面中的面向接触孔69内的部分上(接触孔69的底面上)、以及层间绝缘膜68的表面上，形成具有层叠构造的欧姆金属70，该层叠构造从下方起层叠了 Ti(钛)层以及TiN(氮化钛)层。在层间绝缘膜68(欧姆金属70)上形成源极电极71。源极电极71进入在层间绝缘膜68中形成的各接触孔69中，夹着欧姆金属70与源极区域64以及主体接触区域65连接。源极电极71例如由主要成分含有Al的金属材料组成。在源极电极71上层叠聚酰亚胺层72。此外，虽然并未图示，在SiC基板的背面(与形成了 SiC外延层62 —侧相反的面) 形成漏极电极。在源极电极71接地，对漏极电极施加适当的正电压的状态下，栅极电极67的电位 (栅极电压)被控制，由此主体区域63中的与栅极绝缘膜66的界面附近形成沟道，在源极电极71与漏极电极之间流过电流。此外，如图19所示，在层间绝缘膜68上，形成有助于与外部电连接的栅极垫73和从栅极垫73延伸栅极指74。栅极垫73配置在沿着半导体装置61的一侧沿的部分的中央。栅极指74，例如设置三根，其在配置了栅极垫73的一侧和其相反的另一侧之间彼此平行地延伸。各栅极指74的一侧的端部连接于栅极垫73。栅极指74经由层间绝缘膜 68中形成的贯通孔(未图示)与栅极电极67连接。栅极垫73和栅极指74相对于源极电极71空出间隔非接触地设置。换言之，在层间绝缘膜68上，在没有形成栅极垫73以及栅极指74的部分，相对于栅极垫73以及栅极指 74空出间隔形成源极电极71。栅极垫73和栅极指74由相同的金属材料组成。优选栅极垫73和栅极指74由与源极电极71相同的金属材料、例如主要成分含有Al的金属材料组成。在源极电极71、栅极垫73以及栅极指74由相同的金属材料组成时，通过在层间绝缘膜68的整个表面区域形成由该金属材料组成的膜，并使该膜图案化，能够形成源极电极71、栅极垫73和栅极指74。图21A 图21G是按照顺序表示图20所示的半导体装置的制造工序的示意的剖视图。在半导体装置61的制造工序中，如图21A所示，首先通过外延生长法在SiC基板 (未图示)上形成SiC外延层62。接下来，通过一级离子注入法，在SiC外延层62的表层部选择性地注入(含有)用于形成主体区域63的P型杂质(例如Al)。接着，通过多级离子注入法(例如四级离子注入法)在主体区域63的表层部选择性地注入作为用于形成源极区域64的N型杂质的P。接着，通过多级离子注入法(例如四级离子注入法)，在主体区域63的表层部选择性地注入作为用于形成主体接触区域65的P型杂质的Al。然后，进行高温(例如1750°C)下的退火，在SiC外延层62的表层部形成主体区域63、源极区域64 和主体接触区域65。接下来，如图21B所示，通过热氧化法在SiC外延层62的表面形成栅极绝缘膜66。然后，如图21C所示，通过CVD (Chemical Vapor D印osition 化学气相生长)法， 在栅极绝缘膜66上堆积多晶硅。接着，为了将多晶硅的堆积层变化为掺杂多晶硅的堆积层，通过离子注入法在多晶硅的堆积层中掺杂B (硼)。然后，通过光刻和蚀刻，选择性地除去掺杂多晶硅的堆积层，在栅极绝缘膜66上形成由掺杂多晶硅组成的栅极电极67。在栅极电极67被图案化为止的过程中，在栅极电极67的表面生成由SW2组成的自然氧化膜75。接下来，如图21D所示那样，通过CVD法在SiC外延层62上形成层间绝缘膜68。 栅极电极67的表面上的自然氧化膜75与层间绝缘膜68 —体化。之后，通过光刻在层间绝缘膜68上形成抗蚀图案76。抗蚀图案76具有开口，该开口与层间绝缘膜68中的要形成接触孔69的部分对置。然后，如图21E所示，将抗蚀图案76用作掩膜来进行蚀刻，由此在层间绝缘膜68 上形成接触孔69。进而，如图21F所示，通过溅射法在源极区域64和主体接触区域65的表面上的面向接触孔69内的部分上(接触孔69的底面上)以及层间绝缘膜68的表面上，通过顺序蒸镀Ti和TiN，来形成欧姆金属70。紧接着Ti和TiN的溅射，如图21G所示，通过溅射法在欧姆金属70上形成源极电极71。然后，在源极电极71上涂布感光性聚酰亚胺。并且，为了将源极电极71的一部分作为衬垫露出，选择性地除去该感光性聚酰亚胺之后，进行感光性聚酰亚胺的固化(cure)。 由此，感光性聚酰亚胺成为聚酰亚胺层72，获得图20所示的半导体装置61。如上述，半导体装置61具备SiC外延层62、在SiC外延层62的表层部选择性形成的源极区域64、在SiC外延层62的表层部与源极区域64相邻地选择形成的主体接触区域65、横跨在源极区域64以及主体接触区域65上形成的欧姆金属70。并且，在主体接触区域65的表层部中，以针对SiC的固溶限以上含有作为P型杂质的Al。在主体接触区域65的表层部中按照针对SiC的固溶限以上的浓度含有P型杂质， 由此在欧姆金属70形成之后即便不进行热处理，N型源极区域64自不必说，即便相对于P 型主体接触区域65也能够获得低电阻的欧姆接触。在该半导体装置61中，由于不需要用于获得第1低电阻的欧姆接触的热处理，因此较之于以往的SiC半导体装置能够降低制造中需要的成本和时间。此外，在本实施方式中，在距离主体接触区域65的表面的深度为5 O OA 1 O O O A的部分，以针对SiC的固溶限以上含有Al，而在距离主体接触区域 65的表面深度为ι ο O O A以上的部分，以低于针对Sic的固溶限含有Al。即便在距离主体接触区域65的表面深度为ι ο O O A以上的部分含有过剩的Al，该过剩的Al也不会引起接触电阻的降低。因此，消除了因直至到这种深度的部分高浓度地掺杂Al而引起的浪费，能够实现SiC制造中需要的成本和时间的进一步降低。此外，通过多级离子注入法形成主体接触区域65。只要是多级离子注入法，在距离主体接触区域65的表面深度为50nm IOOnm的部分，就能够容易以针对SiC固溶限以上注入P型杂质。此外，由于源极区域64的表层部的N型杂质浓度被控制在1 X 102°cm_3 5X IO20Cm-3的范围内，因此能够可靠地获得针对N型源极区域64的低电阻的欧姆接触。以上，虽然针对本发明的实施方式进行了说明，但是本发明也可以通过其他的实施方式来实施。例如，在第1和第2实施方式中，采取了形成多个槽18的结构，但也可以在彼此相邻的源极区域14之间形成一个槽18。不过，通过形成多个槽18，能够进一步扩大沟道宽度。此外，用于形成主体区域(13、43、63)和主体接触区域(15、45、65)的P型杂质并不限于Al，也可以是其他的III族原子(B等)。此外，用于形成源极区域(14、44、64)的N型杂质并不限于P，也可以是其他的V族原子(As (砷)等)。再有，欧姆金属Ol、50、70)并不限于具有Ti/TiN的层叠构造。例如，可以具有由从Ti、TiN、Ni、Al、Ta (钽)、TaN(氮化钽)、W(钨)和WN(氮化钨)的组中选择的一种材料构成的单层构造，也可以具有层叠了由从该组中选择的多种材料构成的层的层叠构造。此外，在半导体装置(1、31、41、61)中，也可以采用使各半导体部分的导电型(P 型、N型)翻转的构造。此外，半导体装置(1、31、41、61)的基体，并不限于SiC基板，也可以是Si (硅)基板。在这种情况下，在Si基板上层叠作为半导体层的Si外延层。另外，栅极绝缘膜(16、46、66)可以由SW2以外的绝缘材料形成。也就是说，本发明并不限于VDM0SFET，也能够应用于具备VDMISFET的半导体装置，该VDMISFET作为栅极绝缘膜的材料采用了 S^2以外的绝缘材料。再有，本发明还可以应用于具备IGBTansulated Gate Bipolar Transistor)或 SJMOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor)白勺半导体装置。实施例以下，基于实施例和比较例对本发明进行说明，但本发明并不由以下的实施例限定。实施例1 12和比较例1为了证明导通电阻和漏极泄露电流的降低效果，按以下方式实施了实施例1 12 以及比较例1。实施例1通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过300keV的注入能量以及7X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图22所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 OOA (SOnm)以下的部分中的P型杂质浓度为1X IO18cnT3 以下的杂质浓度分布。实施例2通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过300keV的注入能量以及6X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图23所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例3 通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过300keV的注入能量以及5X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。 由此，得到具有图M所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。
实施例4通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过300keV的注入能量以及4 X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图25所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例5通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过340keV的注入能量以及7X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图沈所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例5通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过340keV的注入能量以及7X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图沈所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例6通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过340keV的注入能量以及6X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图27所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例7通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过340keV的注入能量以及5X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图观所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例8通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过340keV的注入能量以及4 X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。
由此，得到具有图四所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例9通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过380keV的注入能量以及7X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图30所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例10通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过380keV的注入能量以及6X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图31所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例11通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过380keV的注入能量以及5X IO13CnT2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图32所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。实施例12 通过外延生长法在SiC基板上形成N型杂质浓度为7 X IO15CnT3的SiC外延层。然后，通过380keV的注入能量以及4 X 1013cm_2的剂量的一级离子注入法，在SiC外延层的表层部掺杂Al，形成P型区域(主体区域)。由此，得到具有图33所示的杂质浓度分布的P型区域。也就是说，该P型区域具有距离SiC外延层42的表面8 O O A以下的部分中的P型杂质浓度为IXlO18Cnr3以下的杂质浓度分布。(导通电阻)使用实施例1 12的各构造物，制作本发明的实施方式所涉及的构造(图15所示的构造)的SiC半导体装置，研究各SiC半导体装置中的MOSFET的导通电阻。图34中以表格形式表示其结果，并且图35中以曲线表示。根据其结果可知，各MOSFET的导通电阻低于0. 5 Ω。(阈值电压)使用实施例1 12的各构造物，制作本发明的实施方式所涉及的构造(图16所示的构造)的SiC半导体装置。并且，在各SiC半导体装置中，将源极电极接地，对漏极电极施加IOV的漏极电压Vd，研究流过ImA的漏极电流Id时的MOSFET的栅极电压(阈值电压)。图34中以表格形式表示其结果，并且图36中以曲线表示。根据其结果可知，各MOSFET的阈值电压高于2. 5V。(漏极泄露电流)使用实施例10的构造物，制作本发明的实施方式所涉及的构造(图16所示的构造)的SiC半导体装置。并且在SiC半导体装置的温度为25°C和200°C的状态下，使栅极电压(栅极-源极间电压)Vgs固定在零，同时改变漏极电压(漏极-源极间电压)Vds，来测量漏极泄露电流Id。图37中以曲线表示其结果。根据其结果可知，SiC半导体装置的温度无论是25°C还是200°C的情况下，漏极电压Vds都在1000V以下的范围内，漏极泄露电流Id非常小。比较例1使用实施例10的构造物，制作与本发明的实施方式所涉及的构造(图16所示的构造)相同构造、即具有由N型多晶硅(以lX102°cnT3以上的浓度含有作为N型杂质的 P (磷)的N型多晶硅)组成的栅极电极的SiC半导体装置。并且，在SiC半导体装置的温度为25°C、125°C、150°C、175°C和200°C的各状态下，使栅极电压(栅极_源极间电压)Vgs 固定在零，同时改变漏极电压(漏极-源极间电压)Vds，来测量漏极泄露电流Id。图38中以曲线表示其结果。根据其结果可知，在SiC半导体装置的温度为125°C 200°C的情况下，即便漏极电压Vds非常小，也会流过较大的漏极泄露电流Id。此外，即便在SiC半导体装置的温度为25°C的情况下，当漏极电压Vds超过400V时，也会流过较大的漏极泄露电流Id。并且， 通过比较图37所示的结果和图38所示的结果可知，在使用实施例10的构造物的SiC半导体装置中，与比较例1的SiC半导体装置相比，漏极泄露电流Id大幅降低。实施例13和比较例2 3为了证明欧姆金属相对于主体接触区域的接触电阻的低电阻化，通过以下方式实现实施例1 12和比较例1。实施例13通过外延生长法，在SiC基板上形成不含有杂质的SiC的外延层。然后，通过四级离子注入法在SiC外延层的表层部掺杂Al，形成P+区域(主体接触区域)。各级中的注入能量、剂量、Al浓度的极大值(峰值浓度)如下所示。第1 级注入能量180keV剂量3X IO14CnT2峰值浓度2.26 X IO1W3第2级注入能量120keV剂量4XIO14CnT2峰值浓度3.15 X IO19CnT3第3级注入能量60keV
剂量2X IO15CnT2峰值浓度3.08 X IO2ciCnT3第4级注入能量30keV剂量1X IO15CnT2峰值浓度2.69 X 102ClcnT3由此，获得具有图39所示的杂质浓度分布的P+区域。也就是说，实施例13所涉及的P+区域具有距离其表面的深度为5 O O A 1 O O O A的部分中的P型杂质浓度为2X102°cm_3 5X102°cm_3、距离表面的深度为ι O O O A以上的部分中的Al浓度为 2X IO20Cm-3以下的盒型杂质浓度分布。然后，通过溅射法在P+区域的表面，形成具有Ti/TiN的叠层构造的欧姆金属。Ti 层的厚度为250 A，TiN层的厚度为1300 A ^比较例2与实施例13的情况同样，通过外延生长法，在SiC基板上形成不含有杂质的SiC 的外延层。然后，通过四级离子注入法在SiC外延层的表层部掺杂Al，形成P+区域(主体接触区域)。各级中的注入能量、剂量、Al浓度的极大值(峰值浓度)如下所示。第1 级注入能量180keV剂量1X IO15CnT2峰值浓度7.54 X IO1W3第2 级注入能量120keV剂量1.3 X IO15CnT2峰值浓度1.02 X IO2ciCnT3第3 级注入能量60keV剂量9X IO14CnT2峰值浓度1.39 X IO2ciCnT3第4级注入能量30keV剂量4XIO14CnT2峰值浓度1.07 X IO2ciCnT3由此，获得具有图40所示的杂质浓度分布的P+区域。也就是说，比较例2所涉及的P+区域具有在其深度方向的整个区域中Al浓度为2 X IO20Cm-3以下的盒型杂质浓度分布。然后，通过溅射法在P+区域的表面，形成具有Ti/TiN的叠层构造的欧姆金属。Ti 层的厚度为250 A，TiN层的厚度为1300 A ^比较例3在与比较例2的情况相同的条件下，在SiC外延层的表层部形成P+区域。然后，通过溅射法在P+区域的表面，形成具有Ti/TiN的叠层构造的欧姆金属。Ti层的厚度为250 A，TiN层的厚度为1300 A。之后，在约1000°c的高温中进行热处理(PDA)。(接触特性)在实施例13和比较例3的构造物中，通过TLM法研究P+区域和欧姆金属的接触特性。具体而言，在各构造物中，在P+区域上将4个第1 第4欧姆金属形成为第1欧姆金属与第2欧姆金属之间的间隔为 ομπκ第2欧姆金属与第3欧姆金属之间的间隔为 20 μ m、第3欧姆金属与第4欧姆金属之间的间隔为30 μ m。然后，测量第1欧姆金属与第2 欧姆金属之间的电阻、第2欧姆金属与第3欧姆金属之间的电阻、以及第3欧姆金属与第4 欧姆金属之间的电阻，基于这些电阻的测量结果计算接触电阻。实施例13的构造物中的接触电阻为IX 10_4Ω -cm2 2X 10_4Ω κπι2。相对于此， 比较例3的构造物中的接触电阻为5Χ10_3Ω · cm2。其结果在实施例13的构造物中，较之比较例3的构造物接触电阻实现了 1位以上的低电阻化。(I-V 特性)在实施例13和比较例2 3的构造物中，在P+区域上将4个第1 第4欧姆金属形成为第1欧姆金属与第2欧姆金属之间的间隔为10 μ m、第2欧姆金属与第3欧姆金属之间的间隔为20μπκ第3欧姆金属与第4欧姆金属之间的间隔为30 μ m。并且，研究由第1欧姆金属和第2欧姆金属组成的电极对的I-V特性。图41表示其结果。根据该结果可知，在实施例13的构造物中，与比较例2 3的构造物相比其I-V特性表示出线性，欧姆特性优异。尽管对本发明的实施方式进行了详细说明，但是这些只不过是为了明确本发明的技术内容而使用的具体例，不应理解为本发明限定于这些具体例，本发明的精神和范围仅由权利要求限定。此外，本发明的各实施方式中示出的构成要素可以在本发明的范围内进行组合。本申请对应于2009年3月25日向日本特许厅提出的特愿2009-074558号、2009 年4月17日向日本特许厅提出的特愿2009-101321号、以及2009年6月4日向日本特许厅提出的特愿2009-134822号，将这些申请的所有公开引用于此。符号的说明
1半导体装置
4栅极垫
5栅极指
12SiC外延层
13主体区域
14源极区域
16栅极绝缘膜
17栅极电极
18槽
19表面对置部
20埋设部
21欧姆金属
24(SiC外延层的)表
25(槽的)侧面
31半导体装置
41半导体装置
42SiC外延层
43主体区域
44源极区域
46栅极绝缘膜
47栅极电极
53栅极垫
54栅极指
61半导体装置
62SiC外延层
63主体区域
64源极区域
65主体接触区域
70欧姆金属
C单位元件
权利要求
1.一种半导体装置，其包括 第1导电型的半导体层；第2导电型的多个主体区域，在从所述半导体层的表面至厚度方向的中间部的区域， 在与所述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与所述主体区域的周缘空出间隔形成； 栅极绝缘膜，在所述半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述源极区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表面对置部以及埋设在所述槽中的埋设部。
2.根据权利要求1所述的半导体装置，其中， 所述槽形成多个。
3.根据权利要求1或2所述的半导体装置，其中， 所述槽的深度小于所述主体区域的深度。
4.根据权利要求3所述的半导体装置，其中， 所述槽的深度小于所述源极区域的深度。
5.根据权利要求1 4任意一项所述的半导体装置，其中， 所述半导体层是SiC外延层。
6.根据权利要求5所述的半导体装置，其中，所述SiC外延层的表面是SiC结晶的(0001)面或(000-1)面。
7.根据权利要求1 6任意一项所述的半导体装置，其中，将所述主体区域和所述源极区域各包含一个的单位元件在俯视下以格子状配置，所述源极区域在该主体区域的表层部与该主体区域的周缘空出间隔形成。
8.根据权利要求7所述的半导体装置，其中，所述槽按照使彼此相邻的所述单位元件的所述源极区域在侧面露出的方式形成， 所述栅极电极被设置成横跨在所述槽内彼此相对的2个所述源极区域之间。
9.一种半导体装置，其包括 N型半导体层，由SiC组成；P型区域，在所述N型半导体层的表层部选择性地形成； N型区域，在所述P型区域的表层部上，与P型区域的周缘空出间隔形成； 栅极绝缘膜，在所述N型半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，与所述P型区域的周缘和所述N型区域之间的部分对置，所述P型区域中的以所述栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的P型杂质浓度，为1 X IO18CnT3以下，所述栅极电极由掺杂了 P型杂质的多晶硅组成。
10.一种半导体装置，其包括N型半导体层，由SiC组成；P型区域，在所述N型半导体层的表层部选择性地形成； N型区域，在所述P型区域的表层部上，与P型区域的周缘空出间隔形成； 栅极绝缘膜，在所述N型半导体层上形成；和栅极电极，在所述栅极绝缘膜上形成，与所述P型区域的周缘和所述N型区域之间的部分对置，所述P型区域通过300keV以上的注入能量和4X IO13CnT2以上的剂量的一级离子注入法来形成，所述栅极电极由掺杂了 P型杂质的多晶硅组成。
11.根据权利要求9或10所述的半导体装置，其中，所述栅极电极由按照5X IO14CnT2以上、5X IO15CnT2以下的剂量掺杂了硼B之后的多晶硅组成。
12.根据权利要求9 11任意一项所述的半导体装置，其中，还包括栅极垫，在所述N型半导体层上形成，有助于与外部的电连接；和栅极指，在所述N型半导体层上形成，由金属材料组成，与所述栅极垫以及所述栅极电极电连接。
13.根据权利要求12所述的半导体装置，其中， 所述栅极垫由与所述栅极指相同的材料组成。
14.一种半导体装置，其包括 半导体层，由SiC组成；N型的第1杂质区域，在所述半导体层的表层部上选择性地形成； P型的第2杂质区域，在所述半导体层的表层部上以与所述第1杂质区域相邻且被所述第1杂质区域包围的方式选择性地形成；和欧姆金属，横跨在所述第1杂质区域以及所述第2杂质区域上而形成， 在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有P型杂质。
15.根据权利要求14所述的半导体装置，其中，在距离所述第2杂质区域的表面的深度为50nm IOOnm的部分中，以针对SiC的固溶限以上含有所述P型杂质。
16.根据权利要求14或15所述的半导体装置，其中，在距离所述第2杂质区域的表面的深度为IOOnm以上的部分中，以低于针对SiC的固溶限含有所述P型杂质。
17.根据权利要求14 16任意一项所述的半导体装置，其中，在所述第2杂质区域的表层部中，含有多于2 X IO2ciCnT3的P型杂质。
18.根据权利要求14 17任意一项所述的半导体装置，其中， 所述第2杂质区域具有通过多级离子注入法形成的杂质浓度分布。
19.根据权利要求14 18任意一项所述的半导体装置，其中， 所述P型杂质是Al。
20.根据权利要求14 19任意一项所述的半导体装置，其中，所述第1杂质区域的表层部中的N型杂质的浓度在IX 102°cm_3 5X 102°cm_3的范围内。
21.根据权利要求20所述的半导体装置，其中，所述第1杂质区域的表层部中的N型杂质的浓度具有盒型的杂质浓度分布。
22.根据权利要求14 21任意一项所述的半导体装置，其中，所述欧姆金属具有单层构造或者层叠构造，该单层构造由从Ti、TiN, Ni、Al、Ta、TaN, W和WN的组中选择的一种材料组成，该层叠构造层叠了由从所述组中选择多种的各材料组成的层。
23.一种半导体装置，其包括第1导电型的半导体层，由SiC组成；第2导电型区域，在所述半导体层的表层部，在与所述半导体层的厚度方向垂直的方向空出间隔形成；第1导电型的第1杂质区域，在各个所述第2导电型区域的表层部上，与所述第2导电型区域的周缘空出间隔形成；第2导电型的第2杂质区域，在各个所述第2导电型区域的表层部上，以被所述第1杂质区域包围的方式形成；栅极绝缘膜，在所述半导体层上形成；栅极电极，在所述栅极绝缘膜上形成，与所述第2导电型区域中的其周缘和所述第1杂质区域之间的部分对置，且横跨在彼此相邻的2个所述第1杂质区域之间；和欧姆金属，横跨在所述第1杂质区域以及所述第2杂质区域上而形成， 所述第2导电型区域中的以所述栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm 以下的部分的杂质浓度，为IXlO18cnT3以下，在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有第2导电型杂质， 在所述半导体层中，通过从其表面向下挖掘，形成横跨在彼此相邻的2个所述第1杂质区域之间的槽，由所述栅极绝缘膜覆盖所述槽的内面，所述栅极电极具有与所述半导体层的表面对置的表层对置部以及在所述槽中埋设的埋设部。
24.一种半导体装置，其包括第1导电型的半导体层，由SiC组成； 第2导电型区域，在所述半导体层的表层部选择性地形成；第1导电型的第1杂质区域，在所述第2导电型区域的表层部上，与所述第2导电型区域的周缘空出间隔形成；第2导电型的第2杂质区域，在所述第2导电型区域的表层部上，以被所述第1杂质区域包围的方式形成；栅极绝缘膜，在所述半导体层上形成；栅极电极，在所述栅极绝缘膜上形成，与所述第2导电型区域中的其周缘和所述第1杂质区域之间的部分对置；和欧姆金属，横跨在所述第1杂质区域以及所述第2杂质区域上而形成，所述第2导电型区域中的以所述栅极绝缘膜的厚度方向的中央为基准的深度为IOOnm以下的部分的杂质浓度，为IXlO18cnT3以下，在所述第2杂质区域的表层部中，以针对SiC的固溶限以上含有第2导电型杂质。
全文摘要
本发明提供一种半导体装置，包括第1导电型半导体层；第2导电型的多个主体区域，在从上述半导体层的表面至厚度方向的中间部的区域，在与上述厚度方向垂直的方向空出间隔形成；第1导电型源极区域，在各主体区域的表层部，与上述主体区域的周缘空出间隔形成；栅极绝缘膜，形成在上述半导体层上；和栅极电极，形成在所述栅极绝缘膜上，在上述半导体层，通过从其表面向下挖掘以形成横跨在彼此相邻的2个上述源极区域之间的槽，由上述栅极绝缘膜覆盖上述槽的内面，上述栅极电极具有与上述半导体的表面对置的表面对置部以及在上述槽中埋设的埋设部。
文档编号H01L29/78GK102362354SQ201080013440
公开日2012年2月22日 申请日期2010年3月23日 优先权日2009年3月25日
发明者三浦峰生, 中野佑纪, 箕谷周平 申请人:罗姆股份有限公司