专利名称：三维电感器与变换器的制作方法
技术领域：
本发明大体上涉及集成电路装置，且更明确地说，涉及在使用通孔的集成电路中实施的电感器与变换器。
背景技术：
电感器与变换器用于各种各样的集成电路应用(包括射频(RF)集成电路应用) 中。芯片上电感器为可将能量储存在由穿过其的电流所产生的磁场中的无源电组件。电感器可为形如包括一个或一个以上“匝”的线圈的导体。所述匝将由流经所述导体的每一匝的电流所感应的磁场通量集中于所述电感器匝内的“电感性”区域中。匝的数目与匝的大小影响电感。具有耦合磁通量的两个(或两个以上)电感器形成变换器。变换器为将电能从一个电路经由电感性耦合的导体转移到另一电路的装置，所述电感性耦合的导体通常为形成所述变换器的电感器的线圈或匝。第一或“初级”电感器中的变化的电流在第二或“次级” 电感器中感应变化的电压。如果将负载耦合到所述次级电感器，那么电流将在所述次级电感器中流动，且电能将从所述初级电路经由所述变换器流动到所述负载。在集成电路裸片及电路封装中实施的常规电感器可具有若干缺点。可通过在导电层中形成螺线迹线或螺旋迹线以形成电感器匝来制造这些电感器。在一些情况下，这些迹线可耦合到邻近层中的迹线以实现较高电感。遗憾的是，所述电感器可消耗过量金属层资源，且在无不合需要的按比例缩放的情况下，可能不会提供充分的电流容量或足够高的质量因子。另外，因为所述电感器的电感性区域相对于封装衬底及电路裸片中的其它迹线层大体上平行，所以所述电感性区域可对所述集成电路内的其它组件具有不良的电磁干扰 (EMI)效应，且/或其电感器特性可受所述衬底或电路裸片内的邻近导体负面影响。图1展示CMOS技术100的横截面，其包括三个区段重分配设计层(RDL)区段 102、前段工艺(FEOL)区段104及后段工艺(BEOL)区段106。FEOL区段104包括衬底108， 且BEOL区段106包括多个金属层Ml到Mn。FEOL区段104的高度或厚度114通常远大于 BEOL区段106的高度或厚度110。BEOL区段106的靠近衬底108的金属层用于装置之间的互连，且常规电感器可引起到周围层的不良耦合。因而，为了为互连提供空间并最小化由常规电感器导致的不良耦合，远离衬底108的BEOL区段106中的电感器可用高度112小于 BEOL区段106的总高度110。按照惯例，通常在BEOL区段106中的金属层Ml到Mn中的一者或一者以上中使用二维几何结构来制造芯片上电感器。图2中说明具有两个输入端口 202、204的示范性对称单匝电感器200的俯视图。 可通过对称线206来分割对称电感器200，使得在对称线206的一侧上的第一半电感器208 具有与在对称线206的另一侧上的第二半电感器210相同的尺寸。然而，因为电感值与用以形成电感器的金属线的总长度成比例，所以对称电感器200的单匝电感器几何结构具有电感劣势，这是因所述电感器仅具有单个匝。额外匝或金属长度可增加电感值。常规芯片上电感器与晶体管之间的尺寸比可提供可由BEOL金属层中的电感器消耗的相对过量的金属层资源的判断。常规芯片上电感器可占据300μπιΧ300μπι或 90，000μπι2的面积。与此相比，使用可用特征大小，晶体管可占据0.09μπι2的面积。因而， 由所述电感器消耗的空间与由所述晶体管消耗的空间之间的芯片大小比为1000000 1。 此外，归因于CMOS技术按比例缩放，每mm2的芯片成本继续增加，因为无源装置的BEOL不按比例缩放，而有源装置的FEOL按比例缩放。因而，电感器或变换器的芯片成本极高，且可能在较高级的技术节点(例如，45nm或32nm)中增加。图3中说明示范性螺旋多匝电感器300的俯视图。所述螺旋架构可用以增加电感值。螺旋多匝电感器300不具有类似于单匝电感器200的对称性，但归因于增加的总串联金属长度，其具有增加的电感值。缺乏对称性给予电感器300的输入以极性。因为电感器 300的电感值与用以形成电感器300的总串联金属长度成比例，所以电感值受形成所述电感器匝的金属导体的宽度、所述匝之间的空间、所述金属导体的直径及螺旋中的匝的数目影响。到电感器300的输入通常引出到电感器结构的同一侧。螺旋多匝电感器300包括多匝螺旋部分302、第一输入304及第二输入306，第二输入306从螺旋终点308引出到电感器300的与第一输入304相同的侧。引线3 10用以从电感器300的螺旋终点308引出第二输入306。在此配置中，相对于单匝电感器200，多匝电感器300具有一些劣势。多匝电感器300需要两个金属层用于第一输入304及螺旋部分302以增加电感的一个金属层； 及用于引线310以从螺旋终点308引出第二输入306的第二金属层。与此相比，单匝电感器200可实施于一个金属层上。归因于螺旋多匝电感器300的多匝部分302与引线310交叉，螺旋多匝电感器300还具有重叠区312及314，重叠区312及314可导致所述层之间的电容耦合。这些重叠区312、314的这些电容耦合可使电感器300的性能降级。由于金属层Ml到Mn还用于装置之间的互连以及除了制作例如电感器200及300 等电感器之外的其它目的，因此电感器可用高度112小于BEOL区段106的总高度110。这些类型的电感器还将引起到周围层的不良耦合。为降低到衬底的耦合，这些类型的电感器通常置于上部金属层中。此外，在与电感器200或300相同的金属层上的其它装置或互连与所述电感器分离达隔离距离(例如，100微米)，以防止所述电感器与其它装置或互连之间的磁耦合。此隔离距离通过电路与电感器磁场之间的所需隔离来确定，且加到由所述电感器消耗的面积，且因而增加所述裸片的成本。一种用以进一步增加电感器的总金属长度的常规方法为金属串联堆叠。图4说明包括在BEOL区段106中的金属层Ml到Mn中形成的三个不同金属层402、404、406的电感器400。金属层402与404分离达距离412，且金属层404与406分离达距离414。通过垂直连接器408及410串联连接金属层402、404、406。三层电感器400具有在金属层402上的第一输入416及在金属层406上的第二输入418。使用与图3中所展示的引线310相似的在另一层上的金属引线，可将第二输入418引出到电感器结构的与第一输入416相同的侧。金属层402、404、406之间的距离412、414相对于金属层402、404、406中的每一者上的螺旋形状的直径(例如，200 μ m)极小(例如，2到3 μ m)。因而，垂直连接器408及410的长度对整体电感器长度仅贡献可忽略不计的量。电感器400的总金属长度约比电感器300 的总金属长度大3倍。然而，三层电感器400按照惯例具有比电感器300的电感值大3倍以下的电感值，因为归因于多个层之间的磁场抵消(magnetic field cancellation)，总电感减小。因而，归因于BEOL区段106的工艺约束，使用金属堆叠来增加电感值的能力有限。
注意，对于以上电感器配置中的任一者，电感随总金属导体长度而变。因而不论何种技术，电感器大小均相同。用于这些电感器的每一金属层可或者为数十亿个或数十亿个以上晶体管提供空间。另外，因为所述电感器的电感性区域相对于其它迹线层大体上平行， 所以所述电感性区域对集成电路内的其它组件具有不良电磁干扰(EMI)效应，且/或其电感器特性可受邻近导体负面影响。电感器的这些问题在由两个或两个以上电感器构成的变换器的情况下倍增。图5 中说明在芯片的BEOL区段中的变换器500的示范性实施方案。所述芯片包括BEOL区段 502(其中实施变换器500)及FEOL区段504。FEOL区段504包括衬底506及沉积于衬底 506的顶部上的用于掺杂及其它目的的各种上部层(所述芯片的有源装置通常位于所述上部层中)。变换器500包括电感性耦合的第一电感器510及第二电感器512。在此实施方案中，BEOL区段502中的金属层逐渐变厚以调谐第一电感器512与第二电感器512的电感值。为清晰起见，图5的右手侧展示变换器500的符号表示。第一电感器510具有用于连接到所述芯片上的电路的第一输入Pl及耦合到接地的第二输入。第二电感器512具有用于连接到所述芯片上的另一电路的第一输入P2及也耦合到接地的第二输入。所述符号表示还说明变换器500中在第一电感器510与第二电感器512之间的电感性耦合。类似于上文所说明的电感器，此变换器实施方案消耗成本极高的大量面积。因而，将需要具有一种用于变换器与集成电路中的新型电感器，所述新型电感器可在较少空间中产生较高电感值，可利用较小特征大小的进步，或对集成电路内的其它组件具有较少电磁干扰效应。
发明内容
一种使用穿硅通孔(TSV)的三维芯片上电感器可用于集成电路及变换器中。所述三维芯片上电感器可在较少空间中产生较高电感，且因而释放许多宝贵的芯片上资源。所述三维芯片上电感器可利用较小特征大小的进步，并随着新颖技术而缩小。所述三维芯片上电感器归因于TSV的整合而具有垂直方面，且可对所述集成电路内的其它组件具有较少电磁干扰效应。还可遮蔽所述三维芯片上电感器的TSV以减少对周围组件的电磁干扰效应。所述三维芯片上电感器包括第一金属层的多个片段、第二金属层的多个片段、第一电感器输入、第二电感器输入，及耦合所述第一金属层的多个片段与所述第二金属层的多个片段的多个穿硅通孔。所述多个穿硅通孔及所述片段形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径。所述第一金属层可为在所述芯片的后段工艺区段中的金属层。所述第二金属层可位于所述芯片的重分配设计层中。所述三维芯片上电感器可具有对称或非对称几何结构。在对称几何结构中，所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中，且所述芯片上电感器具有围绕在所述第一与第二电感器输入之间穿过的对称线的对称几何结构。在非对称几何结构中，所述第一电感器输入位于所述第一金属层及所述第二金属层中的一者中， 且所述第二电感器输入位于另一金属层中。所述多个穿硅通孔可以规则阵列图案分布。所述穿硅通孔规则阵列图案可由包含多个接地穿硅通孔的周长围绕，其中所述多个接地穿硅通孔耦合到接地。这些接地穿硅通孔可在所述芯片中显著地减少所述电感器对周围装置的电磁干扰。还揭示一种三维芯片上变换器。所述三维芯片上变换器包括第一芯片上电感器及第二芯片上电感器。所述第一及第二芯片上电感器中的每一者包括在第一金属层中的多个第一片段、在第二金属层中的多个第二片段、第一电感器输入、第二电感器输入，及耦合所述多个第一片段与所述多个第二片段以在所述第一电感器输入与所述第二电感器输入之间形成连续、非相交路径的多个穿硅通孔。所述第一芯片上电感器电感性耦合到所述第二芯片上电感器，且所述第一芯片上电感器除经由接地而耦合之外不物理耦合到所述第二芯片上电感器。所述第一及第二电感器输入可位于所述第一金属层及所述第二金属层中的一者中。所述第一金属层可为所述芯片的后段工艺区段中的金属层中的一者。所述第二金属层可位于所述芯片的重分配设计层中。所述第一芯片上电感器的多个穿硅通孔可以规则阵列图案分布，且所述第二芯片上电感器的多个穿硅通孔可以规则阵列图案分布。还可遮蔽所述穿硅通孔以减少对周围装置的电磁干扰。还揭示一种三维芯片上射频放大器。所述三维芯片上射频放大器包括第一芯片上变换器、第二芯片上变换器，及第一芯片上晶体管。所述第一芯片上变换器包括第一芯片上电感器及第二芯片上电感器。所述第二芯片上变换器包括第三芯片上电感器及第四芯片上电感器。所述第一芯片上晶体管包括栅极、漏极及源极。所述第一、第二、第三及第四芯片上电感器中的每一者包括在第一金属层中的多个第一片段；在第二金属层中的多个第二片段；第一电感器输入；第二电感器输入；及耦合所述多个第一片段与所述多个第二片段以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径的多个穿硅通孔。所述第一芯片上电感器电感性耦合到所述第二芯片上电感器，所述第三芯片上电感器电感性耦合到所述第四芯片上电感器，且所述第一、第二、第三及第四芯片上电感器除了经由接地而耦合之外并不彼此物理耦合。所述第二芯片上电感器的第一电感器输入耦合到所述第一芯片上晶体管的栅极。所述第三芯片上电感器的第一电感器输入耦合到所述第一芯片上晶体管的漏极。所述第一、第二、第三及第四芯片上电感器的第二电感器输入耦合到接地。所述芯片上晶体管的源极耦合到接地。所述第一及第二电感器输入可位于所述第一金属层及所述第二金属层中的一者中。所述第一金属层可为在所述芯片的后段工艺区段中的金属层。所述第二金属层可位于所述芯片的重分配设计层中。所述芯片上电感器中的每一者的多个穿硅通孔可以规则阵列图案分布且可加以遮蔽。所述三维芯片上放大器还可包括第五电感器、第六电感器及包括栅极、漏极及源极的第二芯片上晶体管。所述第二芯片上晶体管的栅极可耦合到所述第一芯片上晶体管的漏极；所述第二芯片上晶体管的漏极可耦合到所述第三芯片上电感器的第一电感器输入， 所述第二芯片上晶体管的源极可耦合到接地；所述第五及第六芯片上电感器的第一电感器输入可耦合到供应电压；所述第五电感器的第二电感器输入可耦合到所述第一芯片上晶体管的漏极；且所述第六电感器的第二电感器输入可耦合到所述第二芯片上晶体管的漏极。 所述第五及第六芯片上电感器中的每一者可包括在第一金属层中的多个第一片段、在第二金属层中的多个第二片段，及耦合所述多个第一片段与所述多个第二片段以分别在所述第五及第六电感器的第一电感器输入与第二电感器输入之间形成连续、非相交路径的多个穿硅通孔。所述第五电感器的第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中。所述第六电感器的第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中。为更全面地理解本发明，现在参考以下详细描述及附图。
图1为CMOS装置的横截面的示意图；图2为对称二维电感器的示意性俯视图；图3为螺旋、非对称二维电感器的示意性俯视图；图4为三层螺旋、非对称二维电感器的示意性透视图；及图5为包括变换器的CMOS装置的示意性横截面；图6为CMOS装置的横截面的示意性正视图，其展示穿硅通孔将后段工艺区段中的第一金属层中的传导片段连接到RDL区段中的传导片段；图7为对称三维芯片上电感器的示意性俯视图；图8为图7的对称三维电感器的简化二维俯视图，所述图说明所述电感器的对称性；图9为图7的对称三维芯片上电感器的示意性透视图；图10为非对称三维芯片上电感器的示意性透视图，所述图展示所述电感器到芯片的衬底中的电路的耦合；图11说明用以互连两个裸片的三维裸片堆叠技术；图12说明变换器；图13为三维芯片上变换器的示意性透视图；图14说明射频放大器；图15为三维芯片上射频放大器的示意性透视图；图16说明可通过三维电感器及三维变换器两者实施的双级放大器；及图17为展示示范性无线通信系统的框图，在所述无线通信系统中，可有利地使用三维电感器变换器或基于其的其它装置。
具体实施例方式类似于图1，图6展示CMOS技术600的横截面，所述CMOS技术600包括三个区段 重分配设计层(RDL)区段602、前段工艺(FEOL)区段604，及后段工艺(BEOL)区段606。 FEOL区段604包括具有用于有源装置的若干顶层的衬底608，且BEOL区段606包括多个金属层Ml到Mn，所述金属层的一部分610可用于常规电感器。FEOL区段604的高度远大于可用于BEOL区段606中的电感器610的高度。在一个非限制示范性实施例中，FEOL区段604 可具有约200 μ m的高度，而可用于BEOL区段606中的电感器610的高度可为约10 μ m。图6还展示包括多个垂直穿硅通孔(TSV) 622的整合的电感器620的示范性实施例的分解正视图。如下文所阐释，电感器620主要位于CMOS技术600的FEOL区段604中， 且延伸到RDL区段602及BEOL区段606中。TSV 622穿过衬底608，且耦合RDL区段602与 BEOL区段606的Ml层。TSV高度630可比BEOL区段606中的电感器可用高度610大五十倍。TSV 622增加电感器620的总长度，所述总长度增加电感值，因为电感器串行化长度与电感值成正比。如图6中所展示，在三维几何结构中，每一 TSV的顶部可通过Ml金属层中的金属片段6 耦合到其它TSV，且每一 TSV的底部可通过RDL区段602中的金属片段6 耦合到其它TSV。 例如电感器200、300及400等常规二维芯片上电感器设计限于通过增加电感器面积来增加电感密度，因为BEOL中的金属层之间的距离可忽略不计。举例来说，金属层402、 404、406之间的距离412、414可为2到3μπι，而金属层402、404、406中的每一者上的螺旋形状的直径可为200到300 μ m。因此，常规电感器设计实际上限于二维优化。通过在电感器设计中整合TSV，TSV的垂直高度(例如，200 μ m)及连接所述TSV的片段的水平间距(例如，20 μ m)可相当大。因此，可在三维中设计并优化TSV电感器。TSV电感器还可显示实质上对称的几何结构。图7展示示范性电感器700的俯视图。电感器700包括穿过衬底的多个TSV 702、在BEOL区段的Ml层中的多个Ml片段704， 及在RDL区段中的多个RDL片段706。电感器700还包括一对电感器输入708、710。注意， 在三维中设计电感器700 ；因此Ml片段704与RDL片段706垂直地分离达TSV702所穿过的FEOL区段604的厚度或高度。电感器700具有对称设计。图8说明电感器700的简化二维形状800，以展示电感器700围绕在电感器输入708、710之间穿过的中心线的对称性。此三维TSV电感器可因而提供在电感密度与对称几何结构上的优势。所述三维电感器可通过具有RDL及Ml互连件的规则TSV阵列的对称连接及电感器输入的对称定位来具有对称结构。还通过TSV的垂直高度来增加电感密度。图9展示电感器700的三维视图，电感器700包括穿过所述衬底的多个TSV 702、 在BEOL区段的Ml层中的多个Ml片段704、在RDL区段中的多个RDL片段706，及所述对电感器输入708、710。注意，TSV高度及片段长度未按比例绘制。示范性TSV高度可包括 50 μ m或200 μ m,且示范性连接器长度可为20 μ m或50 μ m。为最小化对周围装置的干扰， 电感器700可由耦合到接地的TSV的相似分隔的正方形围绕。还可使用已知用以最小化电磁干扰的其它方法。作为实例而非限制，具有电感器700的结构的示范性电感器可具有ΙΟΟμπι的 TSV高度、20 μ m的TSV直径，及具有20 μ m的长度的Ml及RDL片段。电感器700具有 64个TSV、32个Ml片段及31个RDL片段。因而，具有以上示范性尺寸的实施例将具有 64*100+(32+31) X 20 μ m的总电感器长度(其等于7. 66mm)；且将具有约90 μ mX 90 μ m的水平横截面。此实施例的电感值为约12nH。与此相比，具有200 μ mX 200 μ m的示范性水平横截面的图3中的螺旋电感器300占据三维TSV电感器的面积的4倍以上，且取决于迹线厚度与间距，螺旋电感器300通常具有约0. 64nH的电感。图10展示替代非对称电感器1000的三维视图。电感器1000包括多个TSV 1002、 在BEOL区段(底部)的Ml层中的多个Ml片段1006，及在RDL区段(顶部)中的多个RDL 片段1004。电感器1000还包括BEOL区段中的第一电感器输入1008及第二电感器输入 1010。图10中的顶部部分展示从芯片移除的电感器1000，且所述图的底部部分说明到电感器输入1008、1010的连接。第一电感器输入1008耦合到TSV 1012，且第二电感器输入 1010耦合到TSV 1014。注意，电感器1000具有不对称螺旋形状。电感器输入1008、1010 耦合到衬底1016中的电路1018。TSV 1002还穿过衬底1016。Ml片段1006位于BEOL区段中的Ml层中，且至少耦合到中心TSV 1014的电感器输入1010位于BEOL区段中的另一金属层中。电路1018可接着耦合到BEOL区段中的一个或一个以上金属层中。
图11展示用以通过电感器及变换器获得较高密度的三维裸片堆叠方法。此裸片堆叠技术始于图11的左上方的块100中的第一裸片1100及图11的右侧的块105中的第二裸片1150。第一裸片1100包括BEOL区段1102及FEOL区段1104。FEOL区段1104包括衬底 1108及上层1110(多个有源装置实施于所述上层1110中)。BEOL区段1102包括多个金属层，所述多个金属层包括最接近衬底1108的第一金属层1112及最远离衬底1108的顶部金属层1106，其中至少一个金属层包括电感器。BEOL区段1102位于第一裸片1100的正面 (FS)，且FEOL区段1104的衬底1108当前位于第一裸片1100的背面(BS)。块101展示穿硅通孔(TSV) 1120，其开槽穿过上部层1110及FEOL区段1104的衬底1108的一部分。在此块中，衬底1108具有厚度tl。TSV 1120的顶部耦合到BEOL区段 1102中的第一金属层1112。块102展示在衬底薄化之后的第一裸片1100。所述衬底薄化工艺将衬底1108的厚度从厚度tl减小到厚度t2。所述衬底薄化工艺使衬底1108的底部的TSV 1120的底端暴露。块103展示在衬底1108的底部添加RDL层1130之后的第一裸片1100。RDL区段 1130现在位于第一裸片1100的背面。RDL区段1130包括将TSV 1120的底端耦合到位于裸片1100的背面的信号输入1132的导体，从而形成从信号输入1132穿过RDL区段1130 及TSV 1120到BEOL区段1102中的第一金属层1112的导电路径。块104展示第一裸片1100的倒装，以使得位于第一裸片1100的正面的BEOL区段 1102的金属层现在位于底部，且位于第一裸片1100的背面的RDL区段1130现在位于顶部。块105展示包括BEOL区段1152及FEOL区段1154的第二裸片1150。BEOL区段 1152包括多个金属层，所述多个金属层包括最远离衬底1158的顶部金属层1156，其中至少一个金属层包括电感器。FEOL区段IlM包括衬底1158及上部层1160 (多个有源装置实施于上部层1160中)。BEOL区段1152位于第二裸片1150的正面(FS)，且FEOL区段IlM 的衬底1158位于第二裸片1150的背面(BS)。块106展示第二裸片1150的倒装，以使得位于第二裸片1150的正面的BEOL区段 1152的金属层现在位于底部，且位于第二裸片1150的背面的衬底1158现在位于顶部。块107展示使用微凸块1140将第二裸片1150的正面连接到第一裸片1100的背面。微凸块1140提供将位于第一裸片1100的背面的RDL区段1130的信号输入1132耦合到位于第二裸片1150的正面的BEOL区段1152中的顶部金属层1156的导电路径。因而，此三维裸片堆叠技术提供可用以将第二裸片1150的顶部金属层1156中的电感器或变换器穿过金属凸块1140并穿过第一裸片1100中的RDL区段1130及TSV 1120 而耦合到第一裸片1100的第一金属层1110的导电路径。图12说明包括第一电感器1202及第二电感器1204的变换器1200。电感值主要与电感器长度成比例，且变换器需要两个电感器外加更多芯片区域以用于电磁耦合结构。 第一电感器1202具有第一输入1208及第二输入1210 ；第一输入1208可耦合到初级电路 (未图示)，且第二电感器输入1210耦合到接地。第二电感器1204具有第一输入1212及第二输入1214 ；第一输入1212可耦合到负载(未图示)，且第二电感器输入1214耦合到接地。第一电感器1202以促进所述两个电感器之间的电磁耦合1206的方式与第二电感器1204物理分离，使得第一电感器1202中的变化的电流在第二电感器1204中感应变化的电压，此情形导致能量从初级电路经由变换器1200流动到负载。不同材料(例如，铁磁性材料)可用以增强变换器1200内的耦合系数。可增强耦合系数的一些示范性铁磁性材料包括镍、钴、铁及高导磁合金(mumetal)。图13展示使用包括穿硅通孔(TSV)的电感器的变换器1300的示范性实施方案。 变换器1300包括第一电感器1310及第二电感器1320。第一电感器1310及第二电感器 1320中的每一者包括穿过芯片的衬底的多个TSV 1302(例如，见图6)，所述多个TSV1302 通过BEOL区段的Ml层中的Ml片段1306在顶端耦合，并通过RDL区段中的RDL片段1304 在底端耦合，以形成连续路径。第一电感器1310具有第一输入1312及第二输入1314 ；第一输入1312可耦合到初级电路(未图示)，且第二电感器输入1314耦合到接地。第二电感器1320具有第一输入1322及第二输入13 ；第一输入1322可耦合到负载(未图示)，且第二电感器输入13M耦合到接地。第一电感器1310通过电介质材料以促进所述两个电感器之间的电磁耦合的方式与第二电感器1320物理分离。穿过所述衬底的TSV增加电感器长度，所述电感器长度增加电感值。在连续路径中通过RDL及Ml片段交替连接TSV会形成芯片上电感器，且所述对这些TSV电感器形成变换器。变换器的示范性应用是在图14中所展示的射频(RF)放大器1400中，所述放大器可用于RF集成电路中。RF放大器1400包括通过晶体管1406而耦合在一起的第一变换器1402及第二变换器1404。晶体管1406具有栅极1410、源极1412及漏极1414。晶体管 1406的源极1412耦合到接地。第一变换器1402包括第一电感器1420，第一电感器1420电感性耦合到第二电感器1422。第一电感器1420具有第一输入1似4及第二输入1似6 ；第一输入1似4可耦合到 RF输入，且第二电感器输入1似6耦合到接地。第二电感器1422具有第一输入14 及第二输入1430 ；第一输入14 耦合到晶体管1406的栅极1410，且第二电感器输入1430耦合到接地。第二变换器1404包括第三电感器1440，第三电感器1440电感性耦合到第四电感器1442。第三电感器1440具有第一输入1444及第二输入1446 ；第一电感器输入1444耦合到晶体管1406的漏极1414，且第二电感器输入1446耦合到接地。第四电感器1442具有第一输入1448及第二输入1450 ；第一输入1448可用作RF输出，且第二电感器输入1450 耦合到接地。归因于变换器1402与1404的电感器之间的匝数比，所述变换器起信号耦合及阻抗转换的作用。图15展示使用包括穿硅通孔(TSV)的电感器的RF放大器1500的示范性实施方案。RF放大器1500包括通过晶体管1506而耦合在一起的第一变换器1502及第二变换器 1504。晶体管1506具有栅极1510、源极1512及漏极1514。晶体管1506的源极1512耦合到接地。第一变换器1502包括第一电感器1520，第一电感器1520电感性耦合到第二电感器1522。第一电感器1520及第二电感器1522中的每一者包括穿过芯片的衬底的多个TSV， 其中所述TSV通过BEOL区段中的Ml层中的片段在顶端耦合，并通过RDL区段中的片段在底端耦合，以形成连续路径(例如，见图1 。第一电感器1520具有第一输入15M及第二输入15 ；第一输入1524可耦合到RF输入，且第二输入15 耦合到接地。第二电感器1522具有第一输入15 及第二输入1530 ；第一输入15 耦合到晶体管1506的栅极1510，且第二电感器输入1530耦合到接地。第二变换器1504包括第三电感器1540，第三电感器1540电感性耦合到第四电感器1542。第三电感器1540及第四电感器1542中的每一者包括穿过所述芯片的衬底的多个TSV，其中所述TSV通过BEOL区段中的Ml层中的片段在顶端耦合，并通过RDL区段中的片段在底端耦合，以形成连续路径(例如，见图1 。第三电感器1540具有第一输入1544 及第二输入1546 ；第一输入1544耦合到晶体管1506的漏极1514，且第二输入1546耦合到接地。第四电感器1542具有第一输入1548及第二输入1550 ；第一输入1548可用作RF输出，且第二输入1550耦合到接地。使用TSV的电感器及变换器可用于各种其它应用中，另一实例为图16中所展示的双级放大器1600。放大器1600包括第一变换器1602及第二变换器1604，两者可包括如上文所描述的TSV电感器。第一变换器1602与第二变换器1604经由第一晶体管1606及第二晶体管1608而耦合在一起。第一晶体管1606包括栅极1662、漏极1664，及源极1666。 第二晶体管1608包括栅极1682、漏极1684，及源极1686。第一晶体管1606的漏极1664经由第一电感器1610耦合到供应电压VDD，且第二晶体管1608的漏极1684经由第二电感器 1612耦合到所述供应电压VDD。第一电感器1610或第二电感器1612还可为如上文所描述的TSV电感器。第一变换器1602包括第一电感器1620，第一电感器1620电感性耦合到第二电感器1622。第一电感器1620具有第一输入16M及第二输入16沈。第二电感器1622具有第一输入16 及第二输入1630。第一电感器1620的第一输入16M耦合到放大器1600 的信号输入。第二电感器16M的第一输入16 经由第一电容器1632耦合到第一晶体管 1606的栅极1662。第一电感器1620的第二电感器输入16 及第二电感器1622的第二输入1630两者耦合到接地。第一晶体管1606的栅极1662还经由电阻器16；34耦合到所述供应电压VDD。第二晶体管1608的栅极1682耦合到第一晶体管1606的漏极1664。第一晶体管1606的源极 1666及第二晶体管1608的源极1686两者耦合到接地。第二变换器1604包括第一电感器1640，第一电感器1640电感性耦合到第二电感器1642。第一电感器1640具有第一输入1644及第二输入1646。第二电感器1642具有第一输入1648及第二输入1650。第一电感器1640的第一输入1644经由第二电容器1636耦合到第二晶体管1608的漏极1684。第二电感器1642的第一输入1648可用作双级放大器 1600的输出。第一电感器1640的第二输入1646及第二电感器1642的第二输入1650两者耦合到接地。归因于变换器1602与1604的电感器之间的匝数比，所述变换器起信号耦合及阻抗转换的作用。图17展示示范性无线通信系统1700，在无线通信系统1700中，可有利地采用使用多个穿硅通孔(TSV)实施的电感器或变换器的实施例，其中使用裸片的BEOL区段中的金属层中的导电片段及RDL区段中的导电片段将所述TSV互相耦合以形成连续导电路径。使用TSV实施的所述电感器可具有对称或不对称几何结构。出于说明的目的，图17展示三个远程单元1720、1730及1750以及两个基站1740。应认识到，典型无线通信系统可具有更多的远程单元及基站。远程单元1720、1730及1750中的任一者可包括如本文所揭示的支持多种功率模式的存储器功率管理系统。图17展示从基站1740到远程单元1720、1730及 1750的前向链路信号1780，及从远程单元1720、1730及1750到基站1740的反向链路信号 1790。在图17中，将远程单元1720展示为移动电话，将远程单元1730展示为便携式计算机，且将远程单元1750展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为手机、手持型个人通信系统(PCQ单元、例如个人数据助理等便携式数据单元，或例如仪表读取设备等固定位置数据单元。尽管图17说明可包括如本文中所揭示的支持多种功率模式的存储器功率管理系统的某些示范性远程单元，但所述存储器功率管理系统不限于这些示范性所说明单元。实施例可合适地用于需要支持多种功率模式的存储器功率管理系统的任何电子装置中。虽然上文已揭示并入有本发明的原理的示范性实施例，但本发明并不限于所揭示的实施例。实情为，本申请案意在涵盖使用本发明的一般原理的本发明的任何变化、用途或修改。此外，本申请案意在涵盖那些在本发明所属的技术中的已知或惯常实践内并落入所附权利要求书的限制内的相对于本发明的偏离。
权利要求
1.一种三维芯片上电感器，其包含 第一金属层的多个片段；第二金属层的多个片段；第一电感器输入及第二电感器输入；及多个穿硅通孔，其耦合所述第一金属层的所述多个片段与所述第二金属层的所述多个片段，以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径。
2.根据权利要求1所述的芯片上电感器，其中所述第一金属层位于所述芯片的后段工艺区段中。
3.根据权利要求1所述的芯片上电感器，其中所述第二金属层位于所述芯片的重分配设计层区段中。
4.根据权利要求3所述的芯片上电感器，其中所述第一金属层位于所述芯片的后段工艺区段中。
5.根据权利要求1所述的芯片上电感器，其中所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中，且所述芯片上电感器具有围绕在所述第一与第二电感器输入之间穿过的对称线的对称几何结构。
6.根据权利要求1所述的芯片上电感器，其中所述芯片上电感器具有非对称几何结构。
7.根据权利要求6所述的芯片上电感器，其中所述第一电感器输入位于所述第一金属层及所述第二金属层中的一者中，且所述第二电感器输入位于第三金属层中。
8.根据权利要求1所述的芯片上电感器，其中所述多个穿硅通孔以规则阵列图案分布。
9.根据权利要求8所述的芯片上电感器，其中所述穿硅通孔规则阵列图案由包含耦合到接地的多个穿硅通孔的周长围绕。
10.一种三维芯片上变换器，其包含第一芯片上电感器及第二芯片上电感器，所述第一及第二芯片上电感器中的每一者包含在第一金属层中的多个第一片段； 在第二金属层中的多个第二片段；第一电感器输入及第二电感器输入，所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中；及多个穿硅通孔，其耦合所述多个第一片段与所述多个第二片段以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径；所述第一芯片上电感器电感性耦合到所述第二芯片上电感器，且所述第一芯片上电感器除了经由接地之外不物理耦合到所述第二芯片上电感器。
11.根据权利要求10所述的芯片上变换器，其中所述第一金属层位于所述芯片的后段工艺区段中。
12.根据权利要求10所述的芯片上变换器，其中所述第二金属层位于所述芯片的重分配设计层区段中。
13.根据权利要求12所述的芯片上变换器，其中所述第一金属层位于所述芯片的后段工艺区段中。
14.根据权利要求10所述的芯片上变换器，其中所述第一芯片上电感器的所述多个穿硅通孔以规则阵列图案分布，且所述第二芯片上电感器的所述多个穿硅通孔以规则阵列图案分布。
15.根据权利要求14所述的芯片上变换器，其中所述第一及第二芯片上电感器的所述穿硅通孔规则阵列图案的外侧由包含耦合到接地的多个穿硅通孔的周长围绕，其中所述第一及第二芯片上电感器的所述穿硅通孔规则阵列图案的所述外侧位于所述第一及第二芯片上电感器的远离所述第一与第二芯片上电感器之间的电感性耦合的侧上。
16.一种三维芯片上射频放大器，其包含第一芯片上变换器，其包含第一芯片上电感器及第二芯片上电感器； 第二芯片上变换器，其包含第三芯片上电感器及第四芯片上电感器； 第一芯片上晶体管，其包含栅极、漏极及源极；其中所述第一、第二、第三及第四芯片上电感器中的每一者包含在第一金属层中的多个第一片段；在第二金属层中的多个第二片段；第一电感器输入及第二电感器输入，所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中；及多个穿硅通孔，其耦合所述多个第一片段与所述多个第二片段以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径；所述第一芯片上电感器电感性耦合到所述第二芯片上电感器，所述第三芯片上电感器电感性耦合到所述第四芯片上电感器，且所述第一、第二、第三及第四芯片上电感器除了经由接地之外并不彼此物理耦合；所述第一芯片上电感器的所述第一电感器输入耦合到所述芯片上射频放大器的输入； 所述第二芯片上电感器的所述第一电感器输入耦合到所述第一芯片上晶体管的所述栅极； 所述第三芯片上电感器的所述第一电感器输入耦合到所述第一芯片上晶体管的所述漏极， 所述第四芯片上电感器的所述第一电感器输入耦合到所述芯片上射频放大器的输出；所述第一、第二、第三及第四芯片上电感器的所述第二电感器输入耦合到接地；且所述第一芯片上晶体管的所述源极耦合到接地。
17.根据权利要求16所述的芯片上射频放大器，其中所述第一金属层位于所述芯片的后段工艺区段中。
18.根据权利要求16所述的芯片上射频放大器，其中所述第二金属层位于所述芯片的重分配设计层中。
19.根据权利要求16所述的芯片上射频放大器，其进一步包含 第五电感器，其包括第一电感器输入及第二电感器输入； 第六电感器，其包括第一电感器输入及第二电感器输入；及第二芯片上晶体管，其包括栅极、漏极及源极；所述第二芯片上晶体管的所述栅极耦合到所述第一芯片上晶体管的所述漏极；所述第二芯片上晶体管的所述漏极耦合到所述第三芯片上电感器的所述第一电感器输入，所述第二芯片上晶体管的所述源极耦合到接地；所述第五及第六芯片上电感器的所述第一电感器输入耦合到供应电压；所述第五芯片上电感器的所述第二电感器输入耦合到所述第一芯片上晶体管的所述漏极；且所述第六芯片上电感器的所述第二电感器输入耦合到所述第二芯片上晶体管的所述漏极。
20.根据权利要求19所述的芯片上射频放大器，其中所述第五芯片上电感器包含在第一金属层中的多个第一片段、在第二金属层中的多个第二片段，及多个穿硅通孔，所述多个穿硅通孔耦合所述多个第一片段与所述多个第二片段以形成所述第五电感器的所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径，所述第五电感器的所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中；且所述第六芯片上电感器包含在第一金属层中的多个第一片段、在第二金属层中的多个第二片段，及多个穿硅通孔，所述多个穿硅通孔耦合所述多个第一片段与所述多个第二片段以形成所述第六电感器的所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径，所述第六电感器的所述第一及第二电感器输入位于所述第一金属层及所述第二金属层中的一者中。
全文摘要
本发明揭示一种三维芯片上电感器、变换器及射频放大器。所述射频放大器包括一对变换器及一晶体管。所述变换器包括至少两个电感性耦合的电感器。所述电感器包括第一金属层的多个片段(704)、第二金属层的多个片段(706)、第一电感器输入(708)、第二电感器输入(710)，及多个穿硅通孔(702)，所述多个穿硅通孔(702)耦合所述第一金属层的所述多个片段与所述第二金属层的所述多个片段，以形成所述第一电感器输入与所述第二电感器输入之间的连续、非相交路径。所述电感器可具有对称或非对称几何结构。所述第一金属层可为所述芯片的后段工艺区段中的金属层。所述第二金属层可位于所述芯片的重分配设计层中。
文档编号H01L23/48GK102576657SQ201080045331
公开日2012年7月11日 申请日期2010年10月7日 优先权日2009年10月8日
发明者刘·G·蔡-奥安, 布雷恩·马修·亨德森, 托马斯·R·汤姆斯, 赛福拉·S·巴扎亚尼, 金郑海, 顾时群, 马修·诺瓦克 申请人:高通股份有限公司