专利名称：在BiCMOS工艺技术中的高压SCRMOS的制作方法
技术领域：
本发明涉及集成电路领域。更特别地，本发明涉及集成电路中的MOS晶体管。
背景技术：
与可控硅整流器(SCR)器件一起集成的金属氧化物半导体(MOS)晶体管，称为SCRMOS晶体管，可以从高压瞬态例如ESD事件展现劣化的可靠性。在高压瞬态期间，载流子可以局部注入轻掺杂区，在注入点导致降低的电压，这进而可以引起更多载流子注入。由于该机制的局部化载流子注入可以导致器件损坏。
发明内容
集成电路可以具有SCRMOS晶体管，该SCRMOS晶体管是与SCR器件一起集成的MOS晶体管，其中MOS晶体管具有多于一个漏极结构。至少一个漏极结构，但不是全部漏极结构具有中心化漏极扩散区和分布式SCR端子。邻近具有中心化漏极扩散区的每个漏极结构的MOS栅极电气耦合到对应的邻近源极扩散区。
本发明的代表方面的例子实施例参考附图描述，其中图I是具有根据第一实施例形成的η沟道SCRMOS晶体管的集成电路的顶视图。图2A-2C是沿图I的剖面线A-A取得的剖面图，示出制造如图I中示出的集成电路的方法中的步骤。图3是具有根据第二实施例形成的η沟道SCRMOS晶体管的集成电路的顶视图。图4是具有根据第三实施例形成的η沟道SCRMOS晶体管的集成电路的顶视图。图5是具有根据第四实施例形成的η沟道SCRMOS晶体管的集成电路的顶视图。
具体实施例方式集成电路可以具有SCRMOS晶体管，该SCRMOS晶体管具有多于一个漏极结构。SCRMOS的漏极结构具有MOS晶体管和SCR端子的漏极扩散区，该漏极扩散区是阳极扩散区或阴极扩散区，这取决于SCRMOS晶体管的极性。SCR阳极或阴极扩散区具有与MOS晶体管漏极扩散区相反的导电类型。至少一个漏极结构，但不是全部漏极结构具有中心化漏极扩散区和分布式SCR端子。邻近每个局部化MOS漏极结构的MOS栅极电气耦合到对应的邻近MOS源极扩散区。为本说明书的目的，RESURF区理解为指代邻近耗尽区的半导体或介电区，其导致耗尽区在不同于耗尽区中施加电场的方向上进一步耗尽。图I是具有根据第一实施例形成的η沟道SCRMOS晶体管的集成电路的顶视图。集成电路1000在半导体衬底1002中和衬底1002上形成。通常称为深η阱1004的深η型阱1004在衬底1002中形成。为清晰，场氧化物的元件不在图I中示出。第一漏极结构1006具有η型中心化漏极扩散区1008和P型第一分布式SCR端子1010。中心化漏极扩散区1008中心设置在第一漏极结构1006中，并延伸第一漏极结构1006的小于一半长度。在本实施例的一个实现中，中心化漏极扩散区1008延伸第一漏极结构1006的小于三分之一。第一分布式SCR端子1010延伸到第一漏极结构1006的每个末端。第二漏极结构1012和可选的第三漏极结构1014在从第一漏极结构1006横向分离的深η阱1004中形成。第二漏极结构1012，以及如果第三漏极结构1014存在那么第三漏极结构1014都具有η型分布式漏极扩散区1016和ρ型第二分布式SCR端子1018。分布式漏极扩散区1016基本延伸到第二漏极结构1012的每个末端，并且如果第三漏极结构1014存在那么基本延伸到第三漏极结构1014的每个末端。在本实施例的其它实现中，漏极扩散区和SCR端子可以在图I中示出的第二漏极结构1012中不同地配置，并且如果第三漏极结构1014存在那么可以在图I中示出的第三漏极结构1014中不同地配置。ρ型第一管体区1020在第一漏极结构1006和第二漏极结构1012之间深η阱1004
中形成。第一 MOS栅极1022在衬底1002上形成，邻近第一漏极结构1006与第一管体区1020重叠。第二 MOS栅极1024在衬底1002上形成，邻近第二漏极结构1012与第一管体区1020重叠。为清晰,侧壁隔板不在图I中示出。为清晰，场板不在图I中示出。第一源极结构1026在第一管体区1020中形成。第一源极结构1026具有η型源极扩散区1028和ρ型管体接点扩散区1030。具有不同的源极扩散区和管体接点扩散区配置的第一源极结构的其它实现在本实施例的保护范围内。第一分布式SCR端子1010形成η沟道SCRMOS晶体管的第一 SCR的阳极。中心化漏极扩散区1008与第一漏极结构1006和第一源极结构1026之间深η阱1004的区域形成第一 SCR的η型内部节点。第一管体区1020形成第一 SCR的ρ型内部节点。在第一源极结构1026中的源极扩散区1028形成第一 SCR的阴极。在第一漏极结构1006和第一管体区1020之间，以及在第二漏极结构1012和第一管体区1020之间的横向空间被调整，使得在第一漏极结构1006和第一源极结构1026之间的击穿比在第二漏极结构1012和第一源极结构1026之间的击穿更可能。如果第三漏极结构1014存在，那么ρ型第二管体区1032在第一漏极结构1006和第三漏极结构1014之间深η阱1004中形成。第三MOS栅极1034在衬底1002上形成，邻近第一漏极结构1006与第二管体区1032重叠。第四MOS栅极1036在衬底1002上形成，邻近第三漏极结构1014与第二管体区1032重叠。第二源极结构1038在第二管体区1032中形成。第二源极结构1038包括源极扩散区1028和管体接点扩散区1030。在第一漏极结构1006和第二管体区1032之间，以及在第三漏极结构1014和第二管体区1032之间的横向空间经调整，因此在第一漏极结构1006和第二源极结构1038之间的击穿比在第三漏极结构1014和第二源极结构1038之间的击穿更可能。第一分布式SCR端子1010形成η沟道SCRMOS晶体管的第二 SCR的阳极。中心化漏极扩散区1008与第一漏极结构1006和第二源极结构1038之间深η阱1004的区域形成第二 SCR的η型内部节点。第二管体区1032形成第二 SCR的ρ型内部节点。在第二源极结构1038中的源极扩散区1028形成第二 SCR的阴极。第一 MOS栅极1022由耦合器1040电气耦合到第一源极结构1026中的源极扩散区1028，如在图I中示意示出，以便防止反型层在第一 MOS栅极1022下形成。第三MOS栅极1034如果存在，那么由耦合器1040电气耦合到第二源极结构1038中的源极扩散区1028，以便防止反型层在第三MOS栅极1034下形成。在集成电路1000的操作期间，击穿可以在第一漏极结构1006和第一源极结构1026之间发生，或如果第二源极结构1038存在那么可以在第一漏极结构1006和第二源极结构1038之间发生，例如可以在静电放电(ESD)事件中发生。击穿电流可以在电流丝形成之前触发SCR电流在第一漏极结构1006和第一源极结构1026之间发生，或如果第二源极结构1038存在那么触发SCR电流在第一漏极结构1006和第二源极结构1038之间发生。具有第一和第二漏极结构、源极结构以及不同于图I中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。认识到ρ沟道SCRMOS晶体管可以在如参考图I描述的集成电路中形成，其中掺杂剂极性适当改变。
图2A-2C示出制造如图I中示出的集成电路中的步骤。参考图2A，集成电路2000在半导体衬底2002中和半导体衬底2002上形成，半导体衬底2002可以是单晶娃晶圆、绝缘体上娃(SOI)晶圆、具有不同晶向区域的混合定向技术(HOT)晶圆，或适合制造集成电路2000的其它材料。在本实施例中，为SCRMOS晶体管定义的区域中衬底2002的顶层是ρ型。深η型阱2004在衬底2002中形成，例如通过离子注入η型掺杂剂，例如磷、砷和锑进入衬底2002。在本实施例的一个实现中，深η阱2004可以通过在50keV和3MeV之间的能量以I X IO12和I X 1013atoms/cm2 (原子/cm2)之间的剂量将磷离子注入，继之以在高于1050C的温度将集成电路退火多于4小时来形成。在本实施例的一个实现中，深η阱2004的掺杂密度可以在IX IO15和I X 1017atoms/cm3之间。用于形成深η阱2004的其它工艺在本发明的保护范围内。为清晰，场氧化物的元件不在图2Α到图2C中示出。ρ型管体区2006在源极区中形成，例如通过将P型掺杂剂，例如硼或可能的镓离子注入衬底2002来形成。在本实施例的一个实现中，管体区2006可以通过在200keV和500keV之间的能量以5X IO13和5X 1014atoms/cm2之间的剂量将硼离子注入来形成。在本实施例的一个实现中，管体区2006的掺杂密度可以在5 X IO16和I X 1018atoms/cm2之间。参考图2B，栅介电层2008在衬底2002的顶面上形成，与管体区2006重叠。栅介电层2008可以是二氧化硅(Si02)、氮氧化硅(SiON)、氧化铝(A1203)、氮氧化铝(A10N)、氧化铪(Η )、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化硅锆(ZrSiON)、上述材料的组合，或其它绝缘材料的一层或更多层。由于在50C和800C之间的温度暴露于含氮气等离子体或含氮气环境气体中，因此栅介电层2008可以包括氮。栅介电层2008通常在3和15纳米厚度之间。栅介电层2008可以由各种栅介电形成工艺的任何一种，例如热氧化、氧化层的等离子体氮化，和/或通过原子层淀积(ALD)的介电材料淀积来形成。第一 MOS栅极2010在栅介电层2008的顶面上形成，与管体区2008的第一侧面重叠。第二 MOS栅极2012在栅介电层2008的顶面上形成，与管体区2008的第二侧面重叠，该第二侧面和第一 MOS栅极2010相对。第一 MOS栅极2010和第二 MOS栅极2012可以由通常称为多晶硅的多晶体硅、氮化钛，或其它导电材料形成。在本实施例的一些实现中，由多晶硅形成的MOS栅极2010、2012可以部分或完全转变为金属硅化物，例如硅化镍、硅化钴、硅化钛或硅化钼。为清晰，场板不在图2B到图2C中示出。为清晰，侧壁隔板不在图2B到图2C中示出。参考图2C，第一漏极结构2014具有η型中心化漏极扩散区2016和ρ型第一分布式SCR端子2018。中心化漏极扩散区2016和第一分布式SCR端子2018在邻近与管体区2006相对的第一 MOS栅极2010的深η阱2004中形成。第二漏极结构2020具有η型分布式漏极扩散区2022和ρ型第二分布式SCR端子2024。分布式漏极扩散区2022和第二分布式SCR端子2024在邻近与管体区2006相对的第二 MOS栅极2016的深η阱2004中形成。分布式漏极扩散区2022基本延伸到第二漏极结构2020的每个末端。中心化漏极扩散区2016和分布式漏极扩散区2022可以通过离子注入η型掺杂剂进入衬底2002来形成。在本实施例的一个实现中，中心化漏极扩散区2016可以通过在20keV和60KeV之间的能量以5X IO14和5X 1015atoms/cm2之间的剂量将砷离子注入，并且在50keV和IOOkeV之间的能量以5 X IO13和5 X 1014atoms/cm2之间的剂量将磷离子注入来形成。 第一分布式SCR端子2018和第二分布式SCR端子2024通过离子注入ρ型掺杂剂进入衬底2002来形成。在本实施例的一个实现中，第一分布式SCR端子2018和第二分布式SCR端子2024可以通过在5keV和15KeV之间的能量，以IXlO15和4X 1015atoms/cm2之间的剂量将硼离子注入来形成。第一源极结构2026在第一 MOS栅极2010和第二 MOS栅极2012之间管体区2006中形成。第一源极结构2026具有η型源极扩散区2028和ρ型管体接点扩散区2030。在本实施例的一个实现中，源极扩散区2028与中心化漏极扩散区2016和分布式漏极扩散区2022同时形成。在本实施例的一个实现中，管体接点扩散区2030与第一分布式SCR端子2018和第二分布式SCR端子2024同时形成。具有不同的漏极扩散区和管体接点扩散区配置的第一源极结构的其它实现在本实施例的保护范围内。认识到ρ沟道SCRMOS晶体管可以通过掺杂剂极性的合适改变在集成电路中形成，如参考图2A-2C描述。图3图解具有根据第二实施例形成的η沟道SCRMOS晶体管的集成电路。集成电路3000在半导体衬底3002中和半导体衬底3002上形成，如参考图2Α描述。深η阱3004在衬底3002中形成，如参考图2Α描述。为清晰，场氧化物的元件不在图3中示出。第一漏极结构3006具有在深η阱3004中形成的η型中心化漏极扩散区3008和ρ型第一分布式SCR端子3010，如参考图2C描述。中心化扩散区3008中心设置在第一漏极结构3006中，并延伸第一漏极结构3006的小于一半长度。在本实施例的一个实现中，中心化漏极扩散区3008延伸第一漏极结构3006的小于三分之一。第一分布式SCR端子3030延伸到第一漏极结构3006的每个末端。η型RESURF区3012在中心化漏极扩散区3008的周围形成，例如通过离子注入η型掺杂剂进入衬底3002来形成。RESURF区3012在中心化漏极扩散区3008下延伸。在本实施例的一个实现中，RESURF区3012可以通过在250keV和500keV之间的能量以2 X IO13和6X 1013atoms/cm2之间剂量的将磷离子注入来形成。在本实施例中，RESURF区3012不围绕第一漏极结构3006。第二漏极结构3014和可选的第三漏极结构3016在从第一漏极结构3006横向分离的深η阱3004中形成。第二漏极结构3014，以及如果第三漏极结构3016存在那么第三漏极结构3016都具有η型分布式漏极扩散区3018和ρ型第二分布式SCR端子3020。分布式漏极扩散区3018基本延伸到第二漏极结构3014的每个末端，并且如果第三漏极结构3016存在那么基本延伸到第三漏极结构3016的每个末端。在本实施例的其它实现中，漏极扩散区和SCR端子可以在图3中示出的第二漏极结构3014中不同地配置，并且如果第三漏极结构3016存在那么可以在图3中示出的第三漏极结构3016中不同地配置。ρ型第一管体区3022在第一漏极结构3006和第二漏极结构3014之间深η阱3004中形成，如参考图2Α描述。第一 MOS栅极3024在衬底3002上形成，邻近第一漏极结构3006与第一管体区3022重叠。第二 MOS栅极3026在衬底3002上形成，邻近第二漏极结构3014与第一管体区3022重叠。MOS栅极3024、3026参考图2Β描述形成。为清晰，侧壁隔板不在图I中示出。为清晰，场板不在图I中示出。RESURF区3012从第一管体区3022横向分离。RESURF区3012的掺杂密度比RESURF 区3012和第一管体区3022之间深η阱3004的掺杂密度大至少一倍。在本实施例的一个实现中，RESURF区3012的掺杂密度可以大于I X 1013atoms/cm3。在本实施例的一个实现中，RESURF区3012的掺杂密度可以在RESURF区3012和第一管体区3022之间深η阱3004的掺杂密度的5和50倍之间。第一源极结构3028在第一管体区3022中形成，如参考图2C描述。第一源极结构3028具有η型源极扩散区3030和ρ型管体接点扩散区3032。具有不同的源极扩散区和管体接点扩散区配置的第一源极结构的其它实现在本实施例的保护范围内。在第一漏极结构3006和第一管体区3022之间，以及在第二漏极结构3014和第一管体区3022之间的横向空间经调整，因此在第一漏极结构3006和第一源极结构3028之间的击穿比在第二漏极结构3014和第一源极结构3028之间的击穿更可能。如果第三漏极结构3016存在，那么ρ型第二管体区3034在第一漏极结构3006和第三漏极结构3016之间深η阱3004中形成。第三MOS栅极3036在衬底3002上形成，邻近第一漏极结构3006与第二管体区3034重叠。第四MOS栅极3036在衬底3002上形成，邻近第三漏极结构1016与第二管体区3034重叠。第二源极结构3040在第二管体区3034中形成。第二源极结构3040包括源极扩散区3030和管体接点扩散区3032。在第一漏极结构3030和第二管体区3034之间，以及在第三漏极结构3016和第二管体区3034之间的横向空间经调整，因此在第一漏极结构3006和第二源极结构3040之间的击穿比在第三漏极结构3016和第二源极结构3040之间的击穿更可能。第一 MOS栅极3024由耦合器3042电气耦合到第一源极结构3028中的源极扩散区3030，如在图3中示意示出，以便防止反型层在第一 MOS栅极3024下形成。第三MOS栅极3036如果存在，那么由耦合器3042电气耦合到第二源极结构3040中的源极扩散区3030，以便防止反型层在第三MOS栅极3036下形成。在集成电路3000的操作期间，击穿可以在第一漏极结构3006和第一源极结构3028之间发生，或如果第二源极结构3040存在那么可以在第一漏极结构3006和第二源极结构3040之间发生，例如可以在静电放电(ESD)事件中发生。在击穿期间，碰撞电离可以在RESURF区3012和深η阱3004之间的边界或邻近该边界发生，生成向源极扩散区3030移动的空穴和通过RESURF区3012向中心化漏极扩散区3008移动的电子。移动通过RESURF区3012的电子可以提高中心化漏极扩散区3008和源极扩散区3030之间的电位差，导致在中心化漏极扩散区3008和源极扩散区3030之间总电流和电压差之间的正电阻关系，这可以进而在SCRMOS晶体管中减少电流丝形成。击穿电流可以在电流丝形成之前触发SCR电流在第一漏极结构3006和第一源极结构3028之间发生，或如果第二源极结构3040存在那么触发SCR电流在第一漏极结构3006和第二源极结构3040之间发生。具有第一和第二漏极结构、源极结构以及不同于图3中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。认识到ρ沟道SCRMOS晶体管可以通过掺杂剂极性的合适改变在集成电路中形成，如参考图3描述。图4图解具有根据第三实施例形成的η沟道SCRMOS晶体管的集成电路。为清晰，场氧化物的元件、场板和侧壁隔板不在图4中示出。集成电路4000在半导体衬底4002中和半导体衬底4002上形成，如参考图2Α描述。深η阱4004在衬底4002中形成，如参考图2Α描述。第一漏极结构4006具有在深η阱4004中形成的η型中心化漏极扩散区4008和 P型第一分布式SCR端子4010，如参考图2C描述。η型RESURF区4012参考图3描述形成，以便横向围绕第一漏极结构4006。RESURF区4012在中心化漏极扩散区4008下延伸。第二漏极结构4014在从第一漏极结构4006横向分离的深η阱4004中形成。第二漏极结构4014具有分布式η型漏极扩散区4016和ρ型第二分布式SCR端子4018。分布式漏极扩散区4016基本延伸到第二漏极结构4014的每个末端。在本实施例的其它实现中，漏极扩散区和SCR端子可以在图4中示出的第二漏极结构4014中不同地配置。ρ型管体区4020在第一漏极结构4006和第二漏极结构4014之间深η阱4004中形成，如参考图2Α描述。第一 MOS栅极4022在衬底4002上形成，邻近第一漏极结构4006与管体区4020重叠。第二 MOS栅极4024在衬底4002上形成，邻近第二漏极结构4014与管体区4020重叠。MOS栅极4022、4024参考图2Β描述形成。RESURF区4012从管体区4020横向分离。RESURF区4012的掺杂密度参考图3描述。源极结构4026在管体区4020中形成，如参考图2C描述。源极结构4026具有η型源极扩散区4028和ρ型管体接点扩散区4030。具有不同的源极扩散区和管体接点扩散区配置的源极结构的其它实现在本实施例的保护范围内。在第一漏极结构4006和管体区4020之间，以及在第二漏极结构4014和管体区4020之间的横向空间经调整，因此在第一漏极结构4006和源极结构4026之间的击穿比在第二漏极结构4014和源极结构4026之间的击穿更可能。第一 MOS栅极4022由耦合器4032电气耦合到源极结构4026中的源极扩散区4030，以便防止反型层在第一 MOS栅极4022下形成。在集成电路4000的操作期间，击穿可以在第一漏极结构4006和源极结构4026之间发生，例如可以在静电放电(ESD)事件中发生。在击穿期间，碰撞电离可以在RESURF区4012和深η阱4004之间的边界或邻近该边界发生，生成向源极扩散区4028移动的空穴和通过RESURF区4012向中心化漏极扩散区4008移动的电子。移动通过RESURF区4012的电子可以提高中心化漏极扩散区4008和源极扩散区4028之间的电位差，在中心化漏极扩散区4008和源极扩散区4028之间导致总电流和电压差之间的正电阻关系，这可以进而在SCRMOS晶体管中减少电流丝形成。击穿电流可以在电流丝形成之前触发SCR电流在第一漏极结构4006和源极结构4026之间发生。
具有第一和第二漏极结构、源极结构以及不同于图4中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。认识到通过省略一组邻近的第二漏极结构4014和源极结构4026可以制造参考如图4描述的SCRMOS晶体管，并且该SCRMOS晶体管仍拥有上面叙述的属性。认识到ρ沟道SCRMOS晶体管可以通过掺杂剂极性的合适改变在集成电路中形成，如参考图4描述。图5图解具有根据第四实施例形成的η沟道SCRMOS晶体管的集成电路。为清晰，场氧化物的元件、场板和侧壁隔板不在图5中示出。集成电路5000在半导体衬底5002中和半导体衬底5002上形成，如参考图2Α描述。深η阱5004在衬底5002中形成，如参考图2Α描述。第一漏极结构5006具有在深η阱5004中形成的η型中心化漏极扩散区5008和P型第一分布式SCR端子5010，如参考图2C描述。η型第一 RESURF区5012参考图3描述形成，以便横向围绕第一漏极结构5006。第一 RESURF区5012在中心化漏极扩散区5008下延伸。
第二漏极结构5014在从第一漏极结构5006横向分离的深η阱5004中形成。第二漏极结构5014具有分布式η型漏极扩散区5016和ρ型第二分布式SCR端子5018。分 布式漏极扩散区5016基本延伸到第二漏极结构5014的每个末端。在本实施例的其它实现中，漏极扩散区和SCR端子可以在图5中示出的第二漏极结构5014中不同地配置。N型第二 RESURF区5020参考图3描述形成，以便横向围绕第二漏极结构5014，并在第二漏极结构5014下延伸。ρ型管体区5022在第一漏极结构5006和第二漏极结构5014之间深η阱5004中形成，如参考图2Α描述。第一 MOS栅极5024在衬底5002上形成,邻近第一漏极结构5006与管体区5022重叠。第二 MOS栅极5026在衬底5002上形成，邻近第二漏极结构5014与管体区5022重叠。MOS栅极5024、5026参考图2Β描述形成。RESURF区5012从管体区5022横向分离。RESURF区5012的掺杂密度是如参考图3描述的。源极结构5028在管体区5022中形成，如参考图2C描述。源极结构5028具有η型源极扩散区5030和ρ型管体接点扩散区5032。具有不同的源极扩散区和管体接点扩散区配置的源极结构的其它实现在本实施例的保护范围内。在第一漏极结构5006和管体区5022之间，以及在第二漏极结构5014和管体区5022之间的横向空间经调整，因此在第一漏极结构5006和源极结构5028之间的击穿比在第二漏极结构5014和源极结构5028之间的击穿更可能。第一 MOS栅极5024由耦合器5034电气耦合到源极结构5028中的源极扩散区5030，以便防止反型层在第一 MOS栅极5024下形成。在集成电路5000的操作期间，击穿可以在第一漏极结构5006和源极结构5028之间发生，例如可以在静电放电(ESD )事件中发生。在这样的击穿发生期间，碰撞电离可以在RESURF区5012和深η阱5004之间的边界或邻近该边界发生，生成向源极扩散区5030移动的空穴和通过RESURF区5012向中心化漏极扩散区5008移动的电子。移动通过RESURF区5012的电子可以提高中心化漏极扩散区5008和源极扩散区5030之间的电位差，在中心化漏极扩散区5008和源极扩散区5030之间导致总电流和电压差之间的正电阻关系，这可以进而在SCRMOS晶体管中减少电流丝形成。击穿电流可以在电流丝形成之前触发SCR电流在第一漏极结构5006和源极结构5030之间发生。击穿也可以在第二漏极结构5014和源极结构5028之间发生。在这样的击穿发生期间，电流丝形成也可以减少，如参考第一漏极结构5006和源极结构5028之间的击穿描述的。具 有第一和第二漏极结构、源极结构以及不同于图5中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。认识到通过省略一组邻近的第二漏极结构5014和源极结构5028可以制造参考如图5描述的SCRMOS晶体管，并且该SCRMOS晶体管仍拥有上面叙述的属性。认识到ρ沟道SCRMOS晶体管可以通过掺杂剂极性的合适改变在集成电路中形成，如参考图5描述。具有在例子实施例背景下描述的特征或步骤的一个或更多的不同组合的实施例意图因此覆盖，该例子实施例具有这样特征或步骤的全部或仅一些。本领域技术人员意识到许多其它实施例和变化在本要求发明的保护范围内也是可能的。
权利要求
1.一种包括在衬底上形成的SCRMOS晶体管的集成电路，包含 深阱，所述深阱在所述衬底中形成，并具有第一导电类型； 第一漏极结构，其在所述深阱中形成，所述第一漏极结构具有 所述第一导电类型的中心化漏极扩散区，所述中心化漏极扩散区中心设置在所述第一漏极结构中，并延伸所述第一漏极结构的小于一半长度； 与所述第一导电类型相反的第二导电类型的第一分布式SCR端子，并且所述第一分布式SCR端子延伸到所述第一漏极结构的每个末端； 管体区，其具有所述第二导电类型并在所述深阱中邻近所述第一漏极结构形成； 源极结构，其在所述管体区中形成，所述源极结构具有 所述第一导电类型的源极扩散区；以及 所述第二导电类型的管体接点扩散区； 第二漏极结构，其在所述深阱中邻近与所述第一漏极结构相对的所述管体区形成，所述第二漏极结构包含 所述第一导电类型的分布式漏极扩散区，其在所述深阱中形成；以及所述第二导电类型的第二分布式SCR端子，其在所述深阱中形成，以使所述分布式漏极扩散区和所述第二分布式SCR端子的组合基本延伸到所述第二漏极结构的每个末端；第一 MOS栅极，所述第一 MOS栅极在所述衬底上形成，以使所述第一 MOS栅极在所述第一漏极结构和所述源极结构之间与所述管体区重叠，并以使所述第一 MOS栅极电气耦合到所述源极扩散区；以及 第二 MOS栅极，所述第二 MOS栅极在所述衬底上形成，以使所述第二 MOS栅极在所述第二漏极结构和所述源极结构之间与所述管体区重叠。
2.根据权利要求I所述的集成电路，进一步包含在所述深阱中形成的所述第一导电类型的RESURF区；其中所述RESURF区在所述中心化漏极扩散区的周围形成；所述RESURF区在所述中心化漏极扩散区下延伸；所述RESURF区与所述管体区横向分离；以及所述RESURF区的掺杂密度比所述RESURF区和所述管体区之间所述深阱的掺杂密度大至少一倍。
3.根据权利要求2所述的集成电路，其中所述RESURF区横向围绕所述第一漏极结构。
4.根据权利要求3所述的集成电路，进一步包含横向围绕所述第二漏极结构的第二RESURF 区。
5.根据权利要求I所述的集成电路，其中所述第一导电类型是η型导电；并且所述第二导电类型是P型导电。
6.根据权利要求I所述的集成电路，其中所述第一导电类型是P型导电；并且所述第二导电类型是η型导电。
7.一种形成包括SCRMOS晶体管的集成电路的工艺，所述工艺包含 在半导体衬底中形成给定导电类型的深阱； 在所述深阱中形成相反导电类型的管体区； 在所述衬底上形成第一 MOS栅极，从而所述第一 MOS栅极与所述管体区的第一侧面重置; 在所述衬底上形成第二 MOS栅极，从而所述第二 MOS栅极与所述管体区的第二侧面重叠，所述管体区与所述第一 MOS栅极相对；邻近与所述管体区相对的所述第一 MOS栅极在所述深阱中形成第一漏极结构，包括在所述衬底中形成中心化漏极扩散区，从而所述中心化漏极扩散区具有与所述深阱相同的导电类型，并因此所述中心化漏极扩散区中心设置在所述第一漏极结构中，并延伸所述第一漏极结构的小于一半长度；以及 在所述衬底中形成第一分布式SCR端子，从而所述第一分布式SCR端子具有与所述深阱相反的导电类型，并因此所述第一分布式SCR端子延伸到所述第一漏极结构的每个末端; 在所述第一 MOS栅极和所述第二 MOS栅极之间的所述管体区中形成源极结构，包括 形成所述给定导电类型的源极扩散区；以及 形成所述相反导电类型的管体接点扩散区； 邻近与所述管体区相对的所述第二 MOS栅极在所述深阱中形成第二漏极结构，包括在所述衬底中形成所述给定导电类型的分布式漏极扩散区；以及在所述深阱中形成所述相反导电类型的第二分布式SCR端子，从而所述分布式漏极扩散区和所述第二分布式SCR端子的组合基本延伸到所述第二漏极结构的每个末端；以及形成电气耦合元件，从而所述第一 MOS栅极电气耦合到所述源极扩散区。
8.根据权利要求7所述的工艺，进一步包含在所述深阱中形成所述给定导电类型的RESURF区；其中所述RESURF区在所述中心化漏极扩散区的周围形成；所述RESURF区在所述中心化漏极扩散区下延伸；所述RESURF区从所述管体区横向分离；以及所述RESURF区的掺杂密度是所述RESURF区和所述管体区之间所述深阱的掺杂密度的至少两倍。
9.根据权利要求8所述的工艺，其中执行形成所述RESURF区的工艺，从而所述RESURF区横向围绕所述第一漏极结构。
10.根据权利要求9所述的工艺，进一步包含形成第二RESURF区，从而所述第二RESURF区横向围绕所述第二漏极结构。
11.根据权利要求10所述的工艺，其中所述第一导电类型是η型导电；并且所述第二导电类型是P型导电。
12.根据权利要求10所述的工艺，其中所述第一导电类型是P型导电；并且所述第二导电类型是η型导电。
13.根据权利要求10所述的工艺，其中 形成所述中心化漏极扩散区、形成所述源极扩散区和形成所述分布式漏极扩散区的所述步骤同时执行。
14.根据权利要求13所述的工艺，其中形成所述第一分布式SCR端子、形成所述管体接点扩散区和形成所述第二分布式SCR端子的步骤同时执行。
全文摘要
本发明涉及一种集成电路(1000)，其具有SCRMOS晶体管，该SCRMOS晶体管包括具有中心化漏极扩散区(1008)和分布式SCR端子(1010)的一个漏极结构(1006)，以及具有分布式漏极扩散区(1016)和SCR端子(1018)的另一漏极结构(1006)。在中心化漏极扩散区和源极扩散区之间的MOS栅极(1022)短路到源极扩散区。也公开了形成具有SCRMOS晶体管的集成电路的工艺。
文档编号H01L27/04GK102822969SQ201080065936
公开日2012年12月12日 申请日期2010年12月20日 优先权日2010年1月27日
发明者S·P·彭德哈克 申请人:德克萨斯仪器股份有限公司