一种液晶显示装置及其驱动方法

专利名称：一种液晶显示装置及其驱动方法
一种液晶显示装置及其驱动方法
技术领域：
本发明涉及一种液晶显示装置及其驱动方法，尤其是涉及一种可以插入黑画面的 液晶显示装置及其驱动方法。
背景技术：
随着高清电视时代的来临，液晶显示装置的应用越来越普及，液晶显示装置利用 电场控制液晶分子旋转而产生不同的透光率从而显示图像。液晶显示装置包括位于下基板 的阵列基板和位于上基板的彩色滤光片基板，其中阵列基板包括用于驱动该液晶显示装置 的驱动电路。图1是现有技术液晶显示装置之阵列基板70的电路方块图，如图1所示，阵列 基板70包括源极驱动器701 (source driver)，栅极驱动器702 (gate driver)，多条扫 描线XLl、XL2、· · ·、XLn(n > 2)，多条数据线YLl、YL2、· · ·、YLm(m > 2)，多个薄膜晶体管 (TFT) 703，多个液晶电容704，以及多个存储电容705 ；栅极驱动器702与多条扫描线XLl、
XL2.....XLn连接，用于对阵列基板70上的扫描线XLl到XLn进行驱动；源极驱动器与多
条数据线11、YL2.....YLm连接，用于对液晶显示装置之阵列基板70上的数据线YLl到
YLm进行驱动。其中薄膜晶体管703包括一栅极、一源极和一汲极，栅极与扫描线连接，源极与数 据线连接，汲极与液晶电容704连接。液晶电容704由一画素电极、一共通电极和液晶层构 成，其中液晶层夹置于该画素电极和共通电极之间。在正常工作时，栅极驱动器702将控制信号(高电平信号)依序输入给扫描线
XLU XL2.....XLn,从而打开对应的薄膜晶体管703，与此同时源极驱动器701将数据信号
经由数据线11、YL2.....YLm输入给相应的画素电极，当薄膜晶体管703截止后，画素电
极进入电压保持(holding)。其中画素电极与共通电极形成一电场，利用该电场控制液晶层 中液晶分子的旋转而产生不同透光率，由此实现了画面显示。然而，由于上述液晶电容704中液晶层的液晶分子的材料特性(介电常数，黏度， 弹性模量)和液晶显示装置的电压保持型驱动方式，会使得上述液晶显示装置在显示动态 画面时有拖影问题。为了克服上述显示动态画面拖影问题，现有技术结合上述液晶显示装置揭示了一 种插入黑画面(black frame)的驱动方法。其一般是通过提高图框(Frame)的频率来将黑 画面插入上一图框正常画面与下一图框正常画面之间，然而，通过提高图框频率来插入黑 画面数据信号的方法缩短了每一图框中薄膜晶体管的充电时间(charging time)，从而会 缩短数据信号输入给画素电极的时间，因而容易造成画素电极充电不足的问题，进而影响 我们想要显示的画面。

发明内容为了克服现有技术中存在的问题，本发明提供一种液晶显示装置的阵列基板及其驱动方法。本发明提供一种液晶显示装置之阵列基板，包括第一画素，第二画素，第三画素 和第四画素。其中，第一画素包括第一液晶电容和第一存储电容，其中第一液晶电容一端 和第一存储电容一端相连，第一液晶电容另一端和第一存储电容另一端相连且连接到共通 电压Vcom端；第一显示薄膜晶体管，第一显示薄膜晶体管的源极连接至一数据线，汲极连 接第一液晶电容的一端和第一存储电容的一端，栅极连接至第二扫描线；第一插黑薄膜晶 体管，第一插黑薄膜晶体管的源极连接第一插黑电压输入端，汲极连接上述第一液晶电容 的一端和第一存储电容的一端，并且也连接到第一显示薄膜晶体管的汲极，栅极连接至第 四扫描线。第二画素包括第二液晶电容和第二存储电容，其中第二液晶电容一端和第二存 储电容一端相连，第二液晶电容另一端和第二存储电容另一端相连且连接到共通电压Vcom 端；第二显示薄膜晶体管，第二显示薄膜晶体管的源极连接至数据线，汲极连接上述第二液 晶电容的一端和第二存储电容的一端，栅极连接至第三扫描线；第二插黑薄膜晶体管，第二 插黑薄膜晶体管的源极连接第二插黑电压输入端，汲极端连接第二液晶电容的一端和第二 存储电容的一端，并且也连接到第二显示薄膜晶体管的汲极，栅极连接至第一扫描线。第三 画素包括第三液晶电容和第三存储电容，其中第三液晶电容一端和第三存储电容一端相 连，第三液晶电容另一端和第三存储电容另一端相连且连接到共通电压Vcom端；第三显示 薄膜晶体管，第三显示薄膜晶体管的源极连接至数据线，汲极连接上述第三液晶电容的一 端和第三存储电容的一端，栅极连接至第四扫描线；第三插黑薄膜晶体管，第三插黑薄膜晶 体管的源极连接一第三插黑电压输入端，汲极连接上述第三液晶电容的一端和第三存储电 容的一端，并且也连接到第三显示薄膜晶体管的汲极，栅极连接至第六扫描线。第四画素包 括第四液晶电容和第四存储电容，其中第四液晶电容一端和第四存储电容一端相连，第四 液晶电容另一端和第四存储电容另一端相连且连接到共通电压Vcom端；第四显示薄膜晶 体管，第四显示薄膜晶体管的源极连接至该数据线，汲极连接上述第四液晶电容的一端和 第四存储电容的一端，栅极连接至第五扫描线；第四插黑薄膜晶体管，第四薄膜晶体管的源 极连接第四插黑电压输入端，汲极连接该第四液晶电容的一端和该第四存储电容的一端， 并且也连接到第四显示薄膜晶体管的汲极，栅极连接至该第三扫描线。在本发明之一实施例中，阵列基板更包括一插黑辅助线，该插黑辅助线与该数据 线间隔设置。插黑辅助线包括奇数插黑辅助线和偶数插黑辅助线，奇数插黑辅助线连接到 第一及第三插黑电压输入端，偶数插黑辅助线连接到该第二及第四插黑电压输入端。在本发明之一实施例中，奇数插黑辅助线和偶数插黑辅助线系连接共通电压Vcom 端。在本发明之一实施例中，奇数插黑辅助线和偶数插黑辅助线系连接高电平或低电 平端。在本发明之一实施例中，阵列基板还包括一共通线，该共通线被分别连接至该第 一、第二、第三和第四插黑电压输入端。在本发明之一实施例中，第一插黑电压输入端连接至所述的第四扫描线，该第二 插黑电压输入端连接所述的第一扫描线，第三插黑电压输入端连接至所述的第六扫描线， 第四插黑电压输入端连接至所述的第三扫描线。本发明还提供一种液晶显示装置之阵列基板的驱动方法，包括在第一时序期间，依序驱动多数条第二扫描线以开启对应的薄膜晶体管，因此，第一像素的第一液晶电容被 充入正常电压，同时，第三像素的第三液晶电容被充入黑电压；在第二时序期间，依序驱动 多数条第三扫描线以开启对应的薄膜晶体管，因此，第二像素的第二液晶电容被充入正常 电压，同时，第四像素的第四液晶电容被充入插黑电压；在第三时序期间，依序驱动多数条 第四扫描线以开启对应的薄膜晶体管，因此，第三像素的第三液晶电容被充入正常电压，同 时，第一像素的第一液晶电容被充入插黑电压；在第四时序期间，依序驱动多数条第五扫描 线以开启对应的薄膜晶体管，因此，第四像素的第四液晶电容被充入正常电压，同时，第二 像素的第二液晶电容被充入插黑电压。在本发明之一实施例中，第一时序期间、第二时序期间、第三时序期间和该第四时 序期间的总和等于16. 67毫秒。在本发明之一实施例中，第一时序期间、第二时序期间、第三时序期间和第四时序 期间的时间实质上相等。根据以上所述，本发明在一个像素中设置两个薄膜晶体管，一个薄膜晶体管用来 控制正常显示电压的充入，另外一个薄膜晶体管用来控制插黑电压的充入，而且，在对一个 像素进行正常电压充入时，同时对另外一个像素充入插黑电压。并且，在本发明的液晶显示 装置之阵列基板的驱动方法中，在一个图框的一半时间像素保持为正常显示电压，在另外 一半时间像素保持为插黑电压，因此本发明实现插入黑画面的同时不需要增加频率，因此， 本发明的液晶显示装置一个图框的时间没有减少，因此，总的充电时间(charging time)也 不会减少，因此不会出现前案提到的画素充电时间不足的问题。另外，由于本发明实现插入 了黑画面，因此本发明的液晶显示装置不会出现显示动态画面拖影的问题。

图1是现有技术液晶显示装置之阵列基板的电路方块图。图2是本发明第一实施例液晶显示装置之阵列基板的电路结构示意图。图3为本发明第一实施例一个画素单元的详细电路图。图4是本发明第一实施例液晶显示装置之阵列基板驱动方法的流程图。图5是本发明第一实施例液晶显示装置之阵列基板的驱动波形图。图6a是在第一时序期间像素的充电效果图。图6b是在第二时序期间像素的充电效果图。图6c是在第三时序期间像素的充电效果图。图6d是在第四时序期间像素的充电效果图。图7是本发明第二实施例液晶显示装置之阵列基板的电路结构示意图。图8是本发明第二实施例一个画素单元的详细电路图。图9是本发明第三实施例液晶显示装置之阵列基板的电路结构示意图。图10是本发明第三实施例一个画素单元的详细电路图。
具体实施方式下面结合附图和实施例对本发明进行详细说明。第一实施例
请参阅图2，图2是本发明第一实施例液晶显示装置之阵列基板10的电路结构 示意图。该阵列基板10包括栅极驱动器102，源极驱动器101，多数条相互平行的扫描线 SLO，SLl，SL2，· · ·，SMn-I (η为正整数)，多数条相互平行的数据线DLl，DL2，...，DLm(m 为正整数)，多数条相互平行的插黑辅助线Yl，Y2，. . .，Ym，包含第一画素P1、第二画素P2、 第三画素P3和第四画素P4的多数个画素单元，以及一黑电压端107。其中，多数条扫描线 SLO, SLl,... , SL4n-l连接到栅极驱动器102，用来传输栅极驱动器102输出的控制信号电 压；多数条数据线DL1，DL2，...，DLm连接到源极驱动器101，用来传输源极驱动器101输
出的正常画面显示电压；多数条插黑辅助线Yl、Y2.....Ym分为奇数插黑辅助线Yl、Y3、
Y5,...和偶数插黑辅助线Y2、Y4、Y6、...，都连接到一黑电压端107，用来传输黑电压端
107输出的插黑画面所需要的插黑电压，而且，插黑辅助线Y1、Y2.....Ym和数据线DL1，
DL2，· · ·，DLm互相平行并且交替排列，且两者分别与扫描线SLO, SLl, · · ·，SL4n-l交叉设 置且电性绝缘；画素单元的第一画素P1、第二画素P2、第三画素P3和第四画素P4分别由扫 描线与数据线和插黑辅助线所围成，并且第一画素P1、第二画素P2第三画素P3和第四画素 P4分别与扫描线、数据线和插黑辅助线相连。由第一画素P1、第二画素P2、第三画素P3和第四画素P4构成的多个画素单元的 电路连接关系相似，因此，以下将以一个画素单元为例详细说明其电性连接关系。图3为扫 描线SL4i+l (定义为第二扫描线)、扫描线SL4i+2 (定义为第三扫描线)、SL4i+3 (定义为第 四扫描线)、SL4i+4 (定义为第五扫描线)、数据线DLj、插黑辅助线Yj和插黑辅助线Yj+1 (i 为自然数，j为正整数)所围成的一个画素单元的详细电路图，且扫描线SL4i (定义为第一 扫描线)为位于扫描线SL4i+l前面的一条扫描线且与之相邻，扫描线SL4i+5 (定义为第六 扫描线)为位于扫描线SL4i+4后面的一条扫描线且与之相邻。请合并参阅图2和图3，在 本实施例中，第一画素Pl和第三画素P3为数据线DLj左边的画素，第二画素P2和第四画 素P4为数据线DLj右边的画素(参阅图3)，但是，本发明不限于此，第一画素Pl和第三画 素P3为数据线DLj右边的画素，第二画素P2和第四画素P4为数据线DLj左边的画素也可 以。第一画素Pl包括第一液晶电容104、第一存储电容105、第一显示薄膜晶体管 103a，第一插黑薄膜晶体管103b，以及一第一插黑电压输入端106。其中，第一液晶电容104 的一端与第一存储电容105的一端相连，且共同连接到第一显示薄膜晶体管103a和第一插 黑薄膜晶体管10北，第一液晶电容104的另外一端与第一存储电容105的另外一端相连，且 该相连的另一端共同连接到一共通电压Vcom端。第一显示薄膜晶体管103a的栅极连接到 扫描线SL4i+l，源极连接到数据线DLj，汲极连接到第一液晶电容104和第一存储电容105 共同相连的一端。第一插黑薄膜晶体管10 的栅极连接到扫描线SL4i+3，源极连接到第 一插黑电压输入端106，汲极与第一显示薄膜晶体管103a的汲极相连，其共同连接到第一 液晶电容104和第一存储电容105共同相连的一端。第一插黑电压输入端106与插黑辅助 线Yj相连，以传递插黑辅助线Yj上传递的插黑电压到第一插黑薄膜晶体管10 的汲极。 另外，在本实施例中，奇数插黑辅助线包括插黑辅助线Yj，偶数插黑辅助线包括插黑辅助线 Yj+1。第二画素P2包括第二液晶电容204、第二存储电容205、第二显示薄膜晶体管203a 和第二插黑薄膜晶体管20北，以及一第二插黑电压输入端206。其中，第二液晶电容204的一端与第二存储电容205的一端相连，且共同连接到第二显示薄膜晶体管203a和第二插黑 薄膜晶体管20北，第二液晶电容204的另外一端与第二存储电容205的另外一端相连，且该 相连的另一端共同连接到一共通电压Vcom端。第二显示薄膜晶体管203a的栅极连接到扫 描线SL4i+2，源极连接到数据线DLj，汲极连接到第二液晶电容204和第二存储电容205共 同相连的一端。第二插黑薄膜晶体管20 的栅极连接到扫描线SL4i，源极连接到第二插黑 电压输入端206，汲极与第二显示薄膜晶体管203a的汲极相连，其共同连接到第二液晶电 容204和第二存储电容205共同相连的一端。第二插黑电压输入端206与插黑辅助线Yj+1 相连，以传递插黑辅助线Yj+Ι上传递的插黑电压到第二插黑薄膜晶体管20 的汲极。第三画素P3包括第三液晶电容304、第三存储电容305、第三显示薄膜晶体管 303a,第三插黑薄膜晶体管30北，以及一第三插黑电压输入端306。其中，第三液晶电容304 的一端与第三存储电容305的一端相连，且共同连接到第三显示薄膜晶体管303a和第三插 黑薄膜晶体管30北，第三液晶电容304的另外一端与第三存储电容305的另外一端相连，且 该相连的另一端共同连接到一共通电压Vcom端。第三显示薄膜晶体管303a的栅极连接到 扫描线SL4i+3，源极连接到数据线DLj，汲极连接到第三液晶电容304和第三存储电容305 共同相连的一端。第三插黑薄膜晶体管30 的栅极连接到扫描线SL4i+5，源极连接到第三 插黑电压输入端306，汲极与第三显示薄膜晶体管303a的汲极相连，其共同连接到第三液 晶电容304和第三存储电容305共同相连的一端。第三插黑电压输入端306与插黑辅助线 Yj相连，以传递插黑辅助线Yj上传递的插黑电压到第三插黑薄膜晶体管30 的汲极。第四画素P4包括第四液晶电容404、第四存储电容405、第四显示薄膜晶体管403a 和第四插黑薄膜晶体管40北，以及一第四插黑电压输入端406。其中，第四液晶电容404的 一端与第四存储电容405的一端相连，且共同连接到第四显示薄膜晶体管403a和第四插黑 薄膜晶体管40北，第四液晶电容404的另外一端与第四存储电容405的另外一端相连，且 该相连的另一端共同连接到一共通电压Vcom端。第四显示薄膜晶体管403a的栅极连接到 扫描线SL4i+4，源极连接到数据线DLj，汲极连接到第四液晶电容404和第四存储电容405 共同相连的一端。第四插黑薄膜晶体管40 的栅极连接到扫描线SL4i+2，源极连接到第 四插黑电压输入端406，汲极与第四显示薄膜晶体管403a的汲极相连，其共同连接到第四 液晶电容404和第四存储电容405共同相连的一端。第四插黑电压输入端406与插黑辅助 线Yj+Ι相连，以传递插黑辅助线Yj+Ι上传递的插黑电压到第四插黑薄膜晶体管40 的汲 极。继续结合图2和图3，栅极驱动器102通过扫描线SL4i、SL4i+l、SL4i+2、SL4i+3、 SL4i+4、SL4i+5传输控制信号电压给第一显示薄膜晶体管103a、第一插黑薄膜晶体管 10北、第二显示薄膜晶体管203a、第二插黑薄膜晶体管20北、第三显示薄膜晶体管303a、第 三插黑薄膜晶体管30北、第四显示薄膜晶体管403a、第四插黑薄膜晶体管40 以用来控 制其开启或关闭。当第一显示薄膜晶体管103a、第二显示薄膜晶体管203a、第三显示薄膜 晶体管303a或者第四显示薄膜晶体管403a被开启时，第一液晶电容104和第一存储电容 105、第二液晶电容204和第二存储电容205、第三液晶电容304和第三存储电容305或者第 四液晶电容404和第四存储电容405被充入(charging)数据线DLj上传递的显示电压，即 被充入正常显示画面所需的电压以用来显示正常画面；当第一插黑薄膜晶体管10 、第二 插黑薄膜晶体管20北、第三插黑薄膜晶体管30 或者第四插黑薄膜晶体管40 被开启时，第一液晶电容104和第一存储电容105、第二液晶电容204和第二存储电容205、第三液晶 电容304和第三存储电容305或者第四液晶电容404和第四存储电容405分别通过第一插 黑输入端106、第二插黑输入端206、第三插黑输入端306或第四插黑输入端406被充入插 黑辅助线上传递的插黑电压，即被充入黑画面所需的插黑电压以用来显示黑画面。当薄膜 晶体管被关闭时，第一液晶电容104和第一存储电容105、第二液晶电容204和第二存储电 容205、第三液晶电容304和第三存储电容305或者第四液晶电容404和第四存储电容405 进入电压保持阶段(holding time)。在本实施例中，液晶显示装置为常黑模式(Normally Black)，黑电压端107被输 入共通电压Vcom，因此插黑输入端通过插黑辅助线接收的电压为共通电压Vcom，因而当 液晶电容和存储电容被充入插黑输入端上的共通电压Vcom时，液晶显示装置会显示黑画 面。但是本发明不限于此，在其他实施例中，液晶显示装置也可以为常白模式时(Normally White)，黑电压端107连接到高电平或低电平端，被输入高电平或低电平，因此插黑输入端 通过插黑辅助线接收的电压为高电平或低电平，因而当液晶电容和存储电容被充入插黑输 入端上的高电平或低电平时，液晶显示装置会显示黑画面。以下将描述本实施例液晶显示装置之阵列基板10的驱动方法，为了更好的理解
本发明，在本实施例中将多数条扫描线SL0、SL1.....SL4n-l分为4组第一组扫描线包括
SL1、SL2、…、SL4n-3，第二组扫描线包括SL2、SL6、…、SL4n_2，第三组扫描线包括SL3、
SL7.....SL4n-l，第四组扫描线包括SL0、SL4.....SL4n-4,且位于同一组的扫描线电路连
接关系相似。因而，在上面的单个画素单元中，扫描线SL4i+l、SL4i+5属于第一组扫描线， 扫描线SL4i+2属于第二组扫描线，扫描线SL4i+3属于第三组扫描线，扫描线SL4i、SL4i+4 属于第四组扫描线。图4是液晶显示装置之阵列基板10驱动方法的流程图，图5是液晶显示装置之阵 列基板10的驱动波形图，请同时参阅图2、图4、图5，以用来描述本实施例的液晶显示装置 之阵列基板10的驱动方法。液晶显示装置的一个图框(Frame)t0-t0’时间段被分为4个 时序期间第一时序期间t0-tl、第二时序期间tl-t2、第三时序期间t2-t3和第四时序期 间t3-t0’(参阅图5)，且四个时序期间平均分配一个图框的时间。在本实施例中，液晶显 示装置的频率为60Hz，即t0-t0’时间段的长度为16. 67ms,因此，每个时序期间的时间长度 为4. 17(16. 67/4)ms。但本发明不限於此，液晶显示装置的频率为120Hz、M0Hz等也是可以 的。当第一时序期间在t0时刻开始后，第一组扫描线SL1、SL5.....SL4n-3在t0_tl
时间段依序开启，即首先扫描线SLl开启一个充电时间(charging time)，然后扫描线SLl 关闭以进入保持时间(holding time)，接着扫描线SL5开启一个充电时间，然后扫描线SL5 关闭以进入保持时间，依此类推，直到最后一条第一组扫描线SMn-3开启一个充电时间， 然后扫描线SMn-3在tl时刻关闭以进入保持时间，第一时序期间在tl时刻结束；接着第
二时序期间在tl时刻开始，第二组扫描线SL2、SL6.....SL4n-2在tl_t2时间段依序开启，
即首先扫描线SL2在tl时刻后开启一个充电时间，然后扫描线SL2关闭以进入保持时间， 接着扫描线SL6开启一个充电时间，然后扫描线SL6关闭以进入保持时间，依此类推，直到 最后一条第二组扫描线SL4n-2开启一个充电时间，然后扫描线SMn-2在t2时刻关闭以进 入保持时间，第二时序期间在t2时刻结束；接着第三时序期间在t2时刻开始，同样第三组扫描线SL3、SL7.....SL4n-l在t2_t3时间段依序开启，然后第三时序期间在t3时刻关闭；
最后第四时序期间在t3时刻开始，同样第四组扫描线SLO、SL4.....SL4n-4在t3_t0，时
间段依序开启，然后第四时序期间在to’时刻关闭。该图框在to’时刻结束，下一个图框在 此时刻开始。以上简要介绍了扫描线的驱动方法，即扫描线SLO、SLl.....SL4n-l被分为4组
依序驱动，下面结合图3详细说明液晶显示装置之阵列基板10的驱动方法。请参阅图3、图 4和图5，在一个图框内，首先进行步骤S10，第一时序期间在t0时刻开始后，第一组扫描线
SLU SL5.....SL4n-3依序开启。当第4i+l条扫描线SL4i+l被开启后，与扫描线SL4i+l
相连的第一像素Pl (位于第2i+l行像素)的第一显示薄膜晶体管103a被导通，因此，第j 条数据线DLj传递的正常显示电压被充入到与扫描线SL4i+l相连的第一像素Pl的第一液 晶电容104和第一存储电容105中，即与扫描线SL4i+l相连的第一像素Pl被充入正常显 示电压；同时，与扫描线SL4i+l相连的第三像素P3 (图3中未显示)，即第一像素Pl的上 一行像素中的第三像素P3 (位于第2i行像素)，的第三插黑薄膜晶体管30 (图3中未绘 示)同时也被导通，因此，第j条辅助插黑线Yj传递的插黑电压Vcom通过第三插黑输入 端306被充入到与扫描线SL4i+l相连的第三像素P3的第三液晶电容304和第三存储电容 305。扫描线SL4i+l在持续一个充电时间后，扫描线SL4i+l被关闭，与扫描线SL4i+l相连 的第一像素Pl和第三像素P3分别进入正常画面和黑画面的电位保持阶段。然后进行后续 第一组扫描线的驱动。由此可以知道，在第一时序期间，第一像素Pl被充入正常显示电压， 同时，第三像素P3被充入插黑电压Vcom，其效果图请见图6a。然后进行步骤S20，第二时序期间在tl时刻开始后，第二组扫描线SL2、SL6.....
SL4n-2依序开启。当第4i+2条扫描线SL4i+2被开启后，与扫描线SL4i+2相连第二像素 P2 (位于第2i+l行像素)的第二显示薄膜晶体管203a被导通，因此，第j条数据线DLj传递 的正常显示电压被充入到与扫描线SL4i+2相连第二像素P2的第二液晶电容204和第二存 储电容205中，即与扫描线SL4i+2相连的第二像素P2被充入正常显示电压；同时，与扫描 线SL4i+2相连的第四像素P4，即第二像素P2的下一行像素中的第四像素P4 (位于第2i+2 行像素)，的第四插黑薄膜晶体管40 也被导通，因此，第j+Ι条辅助插黑线Yj+Ι传递的插 黑电压Vcom通过第四插黑输入端406被充入到与扫描线SL4i+2相连的第四像素P4的第 四液晶电容404和第四存储电容405，即与扫描线SL4i+2相连的第四像素P4被充入插黑电 压Vcom。扫描线SL4i+2在持续一个充电时间后，扫描线SL4i+2被关闭，与扫描线SL4i+2 相连的第二像素P2和第四像素P4分别进入正常画面和黑画面的电位保持阶段。然后进行 后续第二组扫描线的驱动。由此可以知道，在第二时序期间，第二像素P2被充入正常的显 示电压，同时，第四像素P4被充入插黑电压Vcom，其效果图请见图6b。再次进行步骤S30，第三时序期间在t2时刻开始后，第三组扫描线SL3、SL7.....
SL4n-l依序开启。当第4i+3条扫描线SL4i+3被开启后，与扫描线SL4i+3相连的第三像 素P3 (位于第2i+2行像素)的第三显示薄膜晶体管303a被导通，因此，第j条数据线DLj 传递的正常显示电压被充入到与扫描线SL4i+3相连的第三像素P3的第三液晶电容304和 第三存储电容305，即与扫描线SL4i+3相连的第三像素P3被充入正常显示电压；同时，与 扫描线SL4i+3相连的第一像素Pl，即第三像素P3的上一行像素中的第一像素Pl (位于第 2 +1行像素)，的第一插黑薄膜晶体管10 也被导通，因此，第j条插黑辅助线Yj传递的插黑电压Vcom通过第一插黑输入端106被充入到与扫描线SL4i+3相连的第一像素Pl的 第一液晶电容10 和第一存储电容105a，即与扫描线SL4i+3相连的第一像素Pl被充入 插黑电压Vcom，因此，先前在第一时序期间(步骤S10)输入到与扫描线SL4i+l相连的第 一像素Pl的正常显示电压被插黑电压Vcom所代替，因此，与扫描线SL4i+l相连的第一像 素Pl (即为与扫描线SL4i+l相连的第一像素Pl)保持为正常显示电压的时间为两个时序 期间第一时序期间和第二时序期间，即为一个图框的一半时间。扫描线SL4i+3在持续一 个充电时间后，扫描线SL4i+3被关闭，与扫描线SL4i+3相连的的第三像素P3和第一像素 Pl分别进入电位保持阶段。然后进行后续第三组扫描线的驱动。由此可以知道，在第三时 序期间，第三像素P3被充入正常的显示电压，同时，第一像素Pl被充入插黑电压，其效果图 请见图6c。最后进行步骤S40，第四时序期间在t3时刻开始后，第四组扫描线SLO、SL4.....
SMn-4依序开启。当第4i+4条扫描线SL4i+4被开启后(为了更方便和直观的表述，用第 四组的SL4i+4代替SL4i进行描述)，与扫描线SL4i+4相连的第四像素P4 (位于第2i+2行 像素)的第四显示薄膜晶体管403a被导通，因此，第j条数据线DLj传递的正常显示电压 被充入到与扫描线SL4i+4相连的第四像素P4的第四液晶电容404和第四存储电容405，即 与扫描线SL4i+4相连的第四像素P4被充入正常显示电压，因此，先前在第二时序期间(步 骤S20)输入到与扫描线SL4i+2相连的第四像素P4的插黑电压Vcom被正常显示电压所代 替，因此，与扫描线SL4i+2相连的第四像素P4保持为插黑电压Vcom的时间为两个时序期 间第二时序期间和第三时序期间，即为一个图框的一半时间；同时，与扫描线SL4i+4相连 的第二像素P2 (如果存在)，即第四像素P4的下一行像素中的第二像素P2 (位于第2i+3行 像素)，的第二插黑薄膜晶体管20 (图3中未绘示)也被导通，与扫描线SL4i+4相连的第 二像素P2的第二插黑薄膜晶体管20 也被导通，因此，第j+Ι条插黑辅助线Yj+Ι传递的 插黑电压Vcom通过第二插黑输入端206被充入到与扫描线SL4i+4相连的第二像素P2的 第二液晶电容204和第二存储电容205中，即与扫描线SL4i+4相连的第二像素P2被充入 插黑电压Vcom。扫描线SL4i+4在持续一个充电时间后，扫描线SL4i+4被关闭，与扫描线 SL4i+4相连的第四像素P4和第二像素P2分别进入电位保持阶段。然后进行后续第四组扫 描线的驱动。由此可以知道，在第四时序期间，第四像素P2被充入正常的显示电压，同时， 第二像素P2被充入插黑电压Vcom，其效果图请见图6d。第四时序期间在tO’时刻结束后， 下一个图框按照上述的驱动方法在to’时刻开始。由以上的驱动方法可知，第一个时序期间对第一像素Pl充入正常显示电压，该些 第一像素Pl在第三时序期间被充入插黑电压，然后，在下一个图框的第一时序期间又对该 些第一像素Pl充入正常显示电压，依此循环，因此，第一像素Pl在第一时序期间和第二时 序期间保持为正常显示电压，在第三时序期间和第四时序期间保持为插黑电压，即第一像 素Pl在一个图框的一半时间保持为正常显示电压，在一个图框的另外一半时间保持为插 黑电压；同样，第二时序期间对第二像素P2充入正常显示电压，该些第二像素P2在第四时 序期间被充入插黑电压，然后，在下一个图框的第二时序期间又对该些第二像素P2充入正 常显示电压，依此循环，因此，第二像素P2在第二时序期间和第三时序期间保持为正常显 示电压，在第四时序期间和下一个图框的第一时序期间保持为插黑电压，即第二像素P2在 一个图框的一半时间保持为正常显示电压，在一个图框的另外一半时间保持为插黑电压；同样，第三像素P3在第三时序期间和第四时序期间保持为正常显示电压，在第一时序期间 和第二时序期间保持为插黑电压，即第三像素P3在一个图框的一半时间保持为正常显示 电压，在一个图框的另外一半时间保持为插黑电压；同样，第四像素P4在第四时序期间和 下一个图框的第一时序期间保持为正常显示电压，在第二时序期间和第三时序期间保持为 插黑电压，即第四像素P4在一个图框的一半时间保持为正常显示电压，在一个图框的另外 一半时间保持为插黑电压，因此，本发明通过对液晶显示结构及其驱动方法的设计，阵列基 板10内的所有画素在一个图框内一半时间用来显示正常的画面显示，另外一半时间用来 显示黑画面，因此，本发明不用增加图框频率就可以实现黑画面的插入。综上所述，本发明在一个像素中设置两个薄膜晶体管，一个薄膜晶体管用来控制 正常显示电压的充入，另外一个薄膜晶体管用来控制插黑电压的充入，而且，在对一个像素 进行正常电压充入时，同时对另外一个像素充入插黑电压。并且，在本发明的液晶显示装置 之阵列基板的驱动方法中，在一个图框的一半时间像素保持为正常显示电压，在另外一半 时间像素保持为插黑电压，因此本发明实现插入黑画面的同时不需要增加频率，因此，本发 明的液晶显示装置一个图框的时间没有减少，因此，总的充电时间(charging time)也不会 减少，因此不会出现前案提到的画素充电时间不足的问题。第二实施例图7是本发明第二实施例液晶显示装置之阵列基板20的电路结构示意图，图8是 本实施例一个画素单元的详细电路图，图7和图8的电路结构示意图分别与图2和图3的 电路结构示意图相似，因此，相同的元件符号代表相同的元件。本实施例与第一实施例的区 别为第一插黑输入端116、第二插黑输入端216、第三插黑输入端316和第四插黑输入端416 的电性连接设置。具体而言，请参阅图7，在本实施例中，液晶显示装置为常白模式(Normally White)，且液晶显示装置之阵列基板20没有实施例1的插黑辅助线，因此，在本实施例中不 能通过插黑辅助线经插黑输入端输入插黑电压。请合并参阅图7和图8，第一画素Pl的第一 插黑薄膜晶体管10 的源极与第一插黑输入端116相连，且第一插黑薄膜晶体管10 的 栅极与第一插黑输入端116都连接到同一条扫描线SL4i+3，汲极连接到第一液晶电容104 和第一存储电容105。第二画素P2的第二插黑薄膜晶体管20 的源极与第二插黑输入端 216相连，且第二插黑薄膜晶体管20 的栅极与第二插黑输入端216都连接到同一条扫描 线SL4i，汲极连接到第二液晶电容204和第二存储电容205。第三画素P3的第三插黑薄膜 晶体管30 的源极与第三插黑输入端316相连，且第三插黑薄膜晶体管30 的栅极与第 三插黑输入端316都连接到同一条扫描线SL4i+5，汲极连接到第三液晶电容304和第三存 储电容305。第四画素P4的第四插黑薄膜晶体管40 的源极与第四插黑输入端416相连， 且第四插黑薄膜晶体管40 的栅极与第四插黑输入端416都连接到同一条扫描线SL4i+2， 汲极连接到第四液晶电容404和第四存储电容405。因此，当第一插黑薄膜晶体管10 、第 二插黑薄膜晶体管20北、第三插黑薄膜晶体管30 和第四插黑薄膜晶体管40 被导通时， 相应的液晶电容和存储电容通过插黑输入端被充入扫描线上传递的开启电压，由于液晶显 示装置为常白模式(Normally White)，因此，当液晶电容和存储电容被充入扫描线上传递 的开启电压后，对应的像素显示为黑色，因此实现了黑画面的插入。另外，本实施例液晶显示装置之阵列基板20的驱动方法与第一实施例的驱动方法相似，只是插黑电压不是通过插黑辅助线经过插黑输入端输入到液晶电容和存储电容， 而是通过扫描线经过插黑输入端输入到液晶电容和存储电容，因此在此不再赘述，同样， 本实施例的液晶显示装置在实现插入黑画面的同时不需要增加频率，因此，总的充电时间 (charging time)不会减少，因此不会出现前案提到的画素充电时间不足的问题。第三实施例图9是本发明第三实施例液晶显示装置之阵列基板30的电路结构示意图，图10 是本实施例一个画素单元的详细电路图，图9和图10的电路结构示意图分别与图2和图3 的电路结构示意图相似，因此，相同的元件符号代表相同的元件。本实施例与第一实施例的 区别为第一插黑输入端126、第二插黑输入端226、第三插黑输入端3 和第四插黑输入端 426的电性连接设置。请参阅图9，在本实施例中，液晶显示装置为常黑模式(Normally Black)，且液晶 显示装置之阵列基板30没有实施例1的插黑辅助线，因此，在本实施例中不能通过插黑辅 助线经插黑输入端输入插黑电压。液晶显示装置之阵列基板30包括多数条共同电极线V0、
Vl.....V2n-2，且共同电极线上传递的电压为共通电压Vcom，共同连接到共通电压Vcom
端，习知技艺者应该理解该多数条共同电极线V1、V2.....V2n-1连接到储存电容的另外一
端，因此在此不再赘述。在本实施例中，由于液晶显示装置为常黑模式，因此，可以利用共通 电极线V0、Vl.....V2n-2上传递的共通电压Vcom来实现插黑电压的输入。具体而言，请合并参阅图9和图10，第一画素Pl的第一插黑薄膜晶体管10 的栅 极连接到扫描线SL4i+3，源极与第一插黑输入端1 相连，且第一插黑输入端1 连接到 共同电极线V2i，汲极连接到第一液晶电容104和第一存储电容105 ；第二画素P2的第二插 黑薄膜晶体管20 的栅极连接到相应的扫描线SL4i，源极连接到第二插黑输入端226，且 第二插黑输入端2 连接到共同电极线V2i，汲极连接到第二液晶电容204和第二存储电 容205;第三画素P3的第三插黑薄膜晶体管30 的栅极连接到扫描线SL4i+5，源极与第三 插黑输入端3 相连，且第三插黑输入端3 连接到共同电极线V2i+1，汲极连接到第三液 晶电容304和第三存储电容305 ；第四画素P4的第四插黑薄膜晶体管40 的栅极连接到 相应的扫描线SL4i+2，源极连接到第四插黑输入端426，且第四插黑输入端似6连接到共同 电极线V2i+1，汲极连接到第四液晶电容404和第四存储电容405。因此，当第一插黑薄膜 晶体管10北、第二插黑薄膜晶体管20北、第三插黑薄膜晶体管30 或第四插黑薄膜晶体管 40 被导通时，相应的液晶电容和存储电容分别通过插黑输入端被充入共同电极线V2i+1 上输送的共通电压Vcom，由于液晶显示装置为常黑模式(Normally Black)，因此，当液晶电 容和存储电容被充入共通电极线上传递的共通电压Vcom后，对应的像素显示为黑色，因此 实现黑画面的插入。另外，本实施例液晶显示装置之阵列基板30的驱动方法与第一实施例的驱动方 法相似，只是插黑电压不是通过插黑辅助线经过插黑输入端输入到液晶电容和存储电容， 而是通过共通电极线经过插黑输入端输入到液晶电容和存储电容，因此在此不再赘述。同 样，本实施例的液晶显示装置在实现插入黑画面的同时不需要增加频率，因此，总的充电时 间(charging time)不会减少，因此不会出现前案提到的画素充电时间不足的问题。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
权利要求
1.一种液晶显示装置之阵列基板，包括 一第一画素，包括一第一液晶电容和一第一存储电容，其中该第一液晶电容一端和该第一存储电容一端 相连，该第一液晶电容另一端和该第一存储电容另一端相连且连接到共通电压Vcom端；一第一显示薄膜晶体管，该第一显示薄膜晶体管的源极连接至一数据线，汲极连接上 述该第一液晶电容的一端和该第一存储电容的一端，栅极连接至一第二扫描线(SL4i+l)； 一第一插黑薄膜晶体管，该第一插黑薄膜晶体管的源极连接一第一插黑电压输入端， 汲极连接上述该第一液晶电容的一端和该第一存储电容的一端，并且也连接到第一显示薄 膜晶体管的汲极，栅极连接至一第四扫描线(SL4i+3)； 一第二画素，包括一第二液晶电容和一第二存储电容，其中该第二液晶电容一端和该第二存储电容一端 相连，该第二液晶电容另一端和该第二存储电容另一端相连且连接到共通电压Vcom端；一第二显示薄膜晶体管，该第二显示薄膜晶体管的源极连接至该数据线，汲极连接上 述该第二液晶电容的一端和该第二存储电容的一端，栅极连接至一第三扫描线(SL4i+2)； 一第二插黑薄膜晶体管，该第二插黑薄膜晶体管的源极连接一第二插黑电压输入端， 汲极连接该第二液晶电容的一端和该第二存储电容的一端，并且也连接到第二显示薄膜晶 体管的汲极，栅极连接至一第一扫描线(SL4i)； 一第三画素，包括一第三液晶电容和一第三存储电容，其中该第三液晶电容一端和该第三存储电容一端 相连，该第三液晶电容另一端和该第三存储电容另一端相连且连接到共通电压Vcom端；一第三显示薄膜晶体管，该第三显示薄膜晶体管的源极连接至该数据线，汲极连接上 述该第三液晶电容的一端和该第三存储电容的一端，栅极连接至该第四扫描线(SL4i+3)； 一第三插黑薄膜晶体管，该第三插黑薄膜晶体管的源极连接一第三插黑电压输入端， 汲极连接上述该第三液晶电容的一端和该第三存储电容的一端，并且也连接到第三显示薄 膜晶体管的汲极，栅极连接至一第六扫描线(SL4i+5)； 一第四画素，包括一第四液晶电容和一第四存储电容，其中该第四液晶电容一端和该第四存储电容一端 相连，该第四液晶电容另一端和该第四存储电容另一端相连且连接到共通电压Vcom端；一第四显示薄膜晶体管，该第四显示薄膜晶体管的源极连接至该数据线，汲极连接上 述该第四液晶电容的一端和该第四存储电容的一端，栅极连接至一第五扫描线(SL4i+4)； 一第四插黑薄膜晶体管，该第四薄膜晶体管的源极连接一第四插黑电压输入端，汲极 连接该第四液晶电容的一端和该第四存储电容的一端，并且也连接到该第四显示薄膜晶体 管的汲极，栅极连接至该第三扫描线(SL4i+2)。
2.如权利要求1所述的液晶显示装置之阵列基板，其中该阵列基板更包括一插黑辅助 线，该插黑辅助线与该数据线间隔设置。
3.如权利要求2所述的液晶显示装置之阵列基板，其中该插黑辅助线包括奇数插黑辅 助线和偶数插黑辅助线，该奇数插黑辅助线连接到该第一及第三插黑电压输入端，该偶数 插黑辅助线连接到该第二及第四插黑电压输入端。
4.如权利要求3所述的液晶显示装置之阵列基板，其中该奇数插黑辅助线和偶数插黑辅助线系连接共通电压Vcom端。
5.如权利要求3所述的液晶显示装置之阵列基板，其中该奇数插黑辅助线和偶数插黑 辅助线系连接高电平或低电平端。
6.如权利要求1所述的液晶显示装置之阵列基板，其中该阵列基板还包括一共通线， 该共通线被分别连接至该第一、第二、第三和第四插黑电压输入端。
7.如权利要求1所述的液晶显示装置之阵列基板，其中该第一插黑电压输入端连接至 所述的第四扫描线(SL4i+3)，该第二插黑电压输入端连接所述的第一扫描线SL4i，第三插 黑电压输入端连接至所述的第六扫描线(SL4i+5)，第四插黑电压输入端连接至所述的第三 扫描线(SL4i+2)。
8.如权利要求1所述液晶显示装置之阵列基板的驱动方法，包括在一第一时序期间，依序驱动多数条第二扫描线以开启对应的薄膜晶体管，因此，第一 像素的第一液晶电容被充入正常电压，同时，第三像素的第三液晶电容被充入黑电压；在一第二时序期间，依序驱动多数条第三扫描线以开启对应的薄膜晶体管，因此，第二 像素的第二液晶电容被充入正常电压，同时，第四像素的第四液晶电容被充入插黑电压；在一第三时序期间，依序驱动多数条第四扫描线以开启对应的薄膜晶体管，因此，第三 像素的第三液晶电容被充入正常电压，同时，第一像素的第一液晶电容被充入插黑电压；在一第四时序期间，依序驱动多数条第五扫描线以开启对应的薄膜晶体管，因此，第四 像素的第四液晶电容被充入正常电压，同时，第二像素的第二液晶电容被充入插黑电压。
9.如权利要求8所述的液晶显示装置之阵列基板的驱动方法，其中该第一时序期间、 第二时序期间、第三时序期间和该第四时序期间的总和等于16. 67毫秒。
10.如权利要求8所述的液晶显示装置之阵列基板的驱动方法，其中该第一时序期间、 第二时序期间、第三时序期间和第四时序期间的时间实质上相等。
全文摘要
本发明公开了一种液晶显示装置之阵列基板及其驱动方法，阵列基板包括第一画素、第二画素、第三画素和第四画素，其中每个画素包括一显示薄膜晶体管和一插黑薄膜晶体管，且相应的显示薄膜晶体管和插黑薄膜晶体管连接到同一条扫描线，因此，当一条扫描线开启时，可以对不同的像素同时充入正常显示画面和插黑画面。本发明的液晶显示装置在实现插黑的同时不会减少充电时间，且本发明的液晶显示装置不会出现显示动态画面拖影的问题。
文档编号H01L27/12GK102081270SQ20111004483
公开日2011年6月1日 申请日期2011年2月23日 优先权日2011年2月23日
发明者冯佑雄 申请人:深超光电(深圳)有限公司