专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，例如涉及IGBTansulated GateBipolar Transistor，绝缘栅双极型晶体管)、IEGT (Injection EnhancedGate Transistor，注入增强栅晶体管)、MOSFET (Metal-Oxide-kmiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、超接面(super junction)型M0SFET、晶闸管、GTO ((kite Turn Off,门极可关断)晶闸管等电力控制用的半导体装置。
背景技术：
在电力控制用的半导体装置中，为了减小功率损耗而要求开关动作时的ON(导通)阻抗较小。为此，MOSFET或IGBT等功率元件中，采用将栅极电极埋入到沟槽中的沟栅结构。沟栅结构中，由于在与基板垂直的纵向上形成着电流通道，所以可使横向的栅极间隔变窄。由此，可使元件结构微细化而扩大实质上的通道宽度，与在横向上形成着通道的栅极结构相比可进一步减小ON阻抗。此外，由于可缩小元件尺寸，所以在提高开关速度而实现高性能化的方面也较为有利。另一方面，当使栅极间隔变窄以推进元件结构的微细化时，存在雪崩耐量 (avalanche capability)降低、此外短路电流增加的问题。针对此，通过在栅极电极间形成与基极层的沟槽式接触(trench contact)，从而可在维持着漏极-源极间耐压的状态下降低ON阻抗。然而，需要形成沟槽式接触的空间，因此也存在微细化受到限制的课题。
发明内容
本发明的一形态提供一种半导体装置，该半导体装置的特征在于包括漂移区域， 包含第一导电型的半导体；第二导电型的第一半导体区域，与所述漂移区域接触而设置； 主电极，隔着所述第一半导体区域而与所述漂移区域相向设置，且电连接于所述第一半导体区域；沟槽结构的多个第一栅极电极，沿着所述漂移区域与所述第一半导体区域的边界设置，且隔着第一栅极绝缘膜而与所述漂移区域及所述第一半导体区域接触；及所述沟槽结构的第二栅极电极，在两个所述第一栅极电极之间沿着所述漂移区域与所述第一半导体区域的所述边界，以隔着第二栅极绝缘膜而与所述漂移区域及所述第一半导体区域接触的方式来设置，且从所述边界朝向所述主电极的方向的与所述第一半导体区域接触的长度比所述第一栅极电极与所述第一半导体区域接触的长度短；所述主电极在所述两个第一栅极电极之间，在设置在从所述主电极朝向第二栅极电极的方向上的沟槽中，延伸到接近所述第二栅极电极的位置为止，且在所述第一栅极电极的所述主电极侧的端部与所述第二栅极电极的所述主电极侧的端部之间，与露出在所述沟槽的内壁面的所述第一半导体区域接触。所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第一导电型的第二半导体区域；所述主电极与露出在所述沟槽的内壁面的、所述第二半导体区域与所述漂移区域之间的所述第一半导体区域接触。所述的半导体装置，其特征在于在所述沟槽的内壁面，所述主电极与所述第二半导体区域和所述漂移区域之间的所述第一半导体区域接触的、从所述第二半导体区域朝向所述漂移区域的方向的宽度大于等于0. 05 μ m。所述的半导体装置，其特征在于所述主电极延伸而与所述第二栅极电极相向的端部和所述第二栅极电极之间的间隔，在所述沟槽的内壁面侧大于等于0. 05 μ m。所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域；所述第二半导体区域及所述第六半导体区域与所述第一半导体区域接触而交替设置。所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域；所述第二半导体区域与所述第一半导体区域接触且沿着所述第一栅极电极而延伸，所述第六半导体区域与所述第一半导体区域接触且沿着第二栅极电极而延伸。所述的半导体装置，其特征在于在所述主电极延伸而接触的露出在所述沟槽的内壁面的、所述第二半导体区域与所述漂移区域之间的所述第一半导体区域的表面，具有与所述第一半导体区域相比更高浓度地掺杂着第二导电型的杂质的第三半导体区域。所述的半导体装置，其特征在于在所述漂移区域，在沿着所述漂移区域与所述第一半导体区域之间的边界的方向上，交替设置着第一导电型的第四半导体区域与第二导电型的第五半导体区域。所述的半导体装置，其特征在于包括隔着所述漂移区域而设置在所述第一半导体区域的相反侧的第二导电型的第七半导体区域。所述的半导体装置，其特征在于还包括与所述漂移区域及所述第一半导体区域接触的绝缘层；所述漂移层与所述第一半导体区域相邻接设置在所述绝缘层的主面上；所述第一栅极电极与所述第二栅极分别在从所述漂移区域及所述第一半导体区域的表面连通到所述绝缘层的沟槽的内部延伸。所述的半导体装置，其特征在于还包括隔着所述第一半导体区域而设置在所述漂移区域的相反侧的第一导电型的第二半导体区域；所述主电极与所述第一半导体区域之间隔着第二半导体区域，且所述主电极与所述第二半导体区域的侧面接触而设置。所述的半导体装置，其特征在于在所述漂移区域，在沿着所述漂移区域与所述第一半导体区域之间的边界的方向、且与所述绝缘层的主面平行的方向上，交替设置着第一导电型的第四半导体区域与第二导电型的第五半导体区域。所述的半导体装置，其特征在于在所述漂移区域，在所述绝缘层上交替叠层着第一导电型的第四半导体区域与第二导电型的第五半导体区域。所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域；在所述绝缘层上交替设置着所述第二半导体区域与所述第六半导体区域。
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所述的半导体装置，其特征在于所述绝缘膜为设置在基板上的半绝缘层或SiA膜。所述的半导体装置，其特征在于所述漂移区域设置在第一导电型的半导体层的第一主面；所述第一半导体区域设置在所述漂移区域中；所述第二半导体区域设置在所述第一半导体区域中；所述主电极是在从所述第二半导体区域表面连通到所述第一半导体区域而设置的沟槽中，与所述第二半导体区域接触而设置；所述第一栅极电极与所述第二栅极电极沿着所述漂移区域与所述第一半导体区域的边界，设置在形成在所述半导体层的第二主面方向上的沟槽中。所述的半导体装置，其特征在于所述第一栅极电极及所述第二栅极电极，设置为从所述第一半导体区域的表面贯穿所述第一半导体区域的深度。所述的半导体装置，其特征在于所述第一栅极电极及所述第二栅极电极，设置为从跨所述第一半导体区域、所述漂移区域及所述半导体层的表面贯穿所述第一半导体区域及所述漂移区域的深度。所述的半导体装置，其特征在于所述漂移区域包含交替叠层在所述绝缘层上的第一导电型的第四半导体区域及第二导电型的第五半导体区域；所述第一半导体区域包含交替叠层在所述绝缘层上的第一导电型的第八半导体区域与第二导电型的第九半导体区域。所述的半导体装置，其特征在于所述第八半导体区域的叠层方向的宽度比所述第九半导体区域的叠层方向的宽度窄。
图1是示意性地表示第一实施方式的半导体装置的结构的局部剖面图。图2(a) (C)是说明第一实施方式的半导体装置的动作的示意图。图3是表示第一实施方式的半导体装置的特性的曲线图。图4是示意性地表示第一实施方式的变形例的半导体装置的结构的局部剖面图。图5是表示第一实施方式的半导体装置的特性的曲线图。图6是表示第一实施方式的半导体装置的特性的曲线图。图7(a)、(b)是示意性地表示第一实施方式的变形例的半导体装置的结构的局部剖面图。图8(a)、(b)是示意性地表示第一实施方式的变形例的半导体装置的结构的局部剖面图。图9(a)、(b)是示意性地表示第二实施方式的半导体装置的结构的局部剖面图。图10是示意性地表示第二实施方式的变形例的半导体装置的结构的局部剖面图。图11是示意性地表示第二实施方式的变形例的半导体装置的结构的局部剖面图。图12是示意性地表示第二实施方式的变形例的半导体装置的结构的局部剖面图。图13(a)、(b)是示意性地表示第三实施方式的变形例的半导体装置的结构的局部剖面匿ο
图14(a)、(b)是示意性地表示第三实施方式的变形例的半导体装置的部剖面匿ο
图15是示意性地表示第四实施方式的半导体装置的结构的局部剖面图
图16是以往的MOSFET的示例的示意图。
[符号的说明]
1、L0、20、30、40、50、60、70、80、90、100、110、120
MOSFET
2、32漂移区域
3、33基极区域
4、34源极区域
5、51、58接触区域
6,7,35,36栅极电极
8、8a、8b、37、37a、37b栅极绝
缘J摸
9a、9b、45、46、47、55沟槽
12,38源极电极
13,41N型半导体
区域
14N型漏极区
域
16N通道
16a通道端部
18,54P+区域
21P型柱
22N型柱
24N型半导体
层
25P型半导体
层
27叠层体
31绝缘层
39、49延伸部
42漏极区域
43漏极电极
44漏极层
52N+源极区
域
53N+区域
61第ー主面62第ニ主面dl、d2、Wc、Wp、Wn宽度InU In2电流
具体实施例方式以下，參照附图来对本发明的实施方式进行说明。另外，以下实施方式中，对附图 中的相同部分标注相同编号并适当地省略其详细说明，且对不同部分适当地进行说明。此 夕卜，以下的说明中，第ー导电型是指P型，第ニ导电型是指N型。[第ー实施方式]图1是示意性地表示第ー实施方式的半导体装置的结构的局部剖面图。此处，列 举MOSFETl作为半导体装置的示例来进行说明，但也可应用于IGBT及IEGT等其它半导体 装置。如图1所示，本实施方式的半导体装置包括N型漂移区域2、及与漂移区域2接触 而设置的P型第ー半导体区域即基极区域3。此外，隔着基极区域3设置着与漂移区域2相 向的主电极即源极电极12，该源极电极12与基极区域3电连接。另ー方面，在漂移区域2 与基极区域3的边界上，沿着边界设置着沟槽结构的多个第ー栅极电极即栅极电极6。第ー 栅极电极隔着第ー栅极绝缘膜即栅极绝缘膜8a而与漂移区域2及基极区域3接触。此外，在两个栅极电极6之间，沟槽结构的第ニ栅极电极即栅极电极7沿着漂移区 域2与基极区域3的边界以隔着第ニ栅极绝缘膜即栅极绝缘膜8b而与漂移区域2及基极 区域3接触的方式来设置。栅极电极7在从漂移区域2与基极区域3之间的边界朝向源极 电极12的方向上，与基极区域3接触的长度设定得比栅极电极6与基极区域3接触的长度 短。另外，源极电极12在两个栅极电极6之间，在设置在从源极电极朝向栅极电极7 的方向上的沟槽％中延伸到接近栅极电极7的位置为止。此外，源极电极12在栅极电极 6的源极电极12侧的端部与栅极电极7的源极电极12侧的端部之间，与露出在沟槽9b的 内壁面的基极区域3接触。另外，如图1的除源极电极12以外的部分所示，本实施方式的103ド￡11中，在基极 区域3与源极电极12之间，选择性地设置着N型第ニ半导体区域即源极区域4与P型接触 区域5 (第六半导体区域)。设置在沟槽9a中的栅极电极6隔着栅极绝缘膜8a而与漂移区 域2、基极区域3及源极区域4接触，对形成在基极区域3与栅极绝缘膜8a的界面上的通道 进行控制。另ー方面，在沟槽％中，源极电极12朝向栅极电极7延伸，并与露出在沟槽％ 的内壁面的、源极区域4与漂移区域2之间的基极区域3接触。例如，图16所示的以往的MOSFET中，设置在沟槽内的所有栅极电极6均隔着栅极 绝缘膜8而与漏极区域2、基极区域3及源极区域4接触。因此，例如，从漂移区域2注入 到基极区域3的空穴，经由选择性地设置在基极区域3上的接触区域5而排出到源极电极 12。相对于此，本实施方式的》5ド￡11构成为如下，即，通过设置栅极电极7，而能够将空穴 从露出在沟槽9b的内壁面的基极区域3直接向源极电极12排出。此外，在漂移区域2的与基极区域3接触的面的相反侧，设置着与漂移区域2相比N型杂质浓度更高的N型半导体区域13及N型漏极区域14。进而，未图示的漏极电极与漏极区域14电连接而设置。此处，例如，如果将漏极区域14设为掺杂着P型杂质的半导体区域(第七半导体区域)，则图1成为IGBT或IEGT的结构。图2(a) (c)是对第一实施方式的M0SFET1的动作进行说明的示意图。图2 (a) 示意性地表示M0SFET1的剖面结构的一部分。图2(b)及图2(c)是表示MOSFET的动作的剖面图。为了减小M0SFET1的ON阻抗，可使图2(a)所示的栅极电极6与栅极电极7之间的基极区域3的宽度WC变窄来增加M0SFET1中所包含的栅极电极6的数量。由此，可增加形成在栅极绝缘膜8与基极区域3的界面上的电流通道的数量，从而可降低ON阻抗。另一方面，如果基极区域3的宽度WC变窄，则基极区域3中所包含的P型杂质的数量会变少。例如，如果微细化到小于等于200nm为止，则相对于基极区域3中所包含的P 型杂质的数量，无法忽视从漂移区域2注入到基极区域3的空穴的数量。S卩，会产生形成在基极区域3与栅极绝缘膜8的界面上的电流通道受到影响的问题。例如，当注入带有正电荷(plus charge)的空穴时，基极区域3的P型载流子浓度实质上发生变化而导致阈值电压VTH变动。因此，有时无法通过施加到栅极电极的栅极电压来控制流经源极-漏极间的电流。因此，在使基极区域3的宽度WC形成得较窄的情况下，为了使空穴不会蓄积于基极区域3中而需要经由P型接触区域5来使空穴顺利地向源极电极12排出，例如，如图16 所示的以往的M0SFET，在使栅极电极6与源极区域4及接触区域5相邻接、且隔着基极区域 3而与栅极电极6左右对称设置的结构中，注入到基极区域3中的空穴经由接触区域5移动到源极电极12。为此，需要将接触区域5的宽度WP设得较宽，但如此一来会导致源极区域 4的宽度WN相对变窄从而使ON阻抗增加。对此，在本实施方式的MOSFET中，以使栅极电极7邻接于基极区域3的长度比栅极电极6邻接于基极区域3的长度短的方式，设为栅极电极7隔着栅极绝缘膜8b而邻接于漂移区域2与基极区域3的一部分。由此，形成源极电极12与露出在栅极电极7和源极区域4之间的基极区域3的一部分接触的结构。如图2(b)所示，从漂移区域2注入到基极区域3中的空穴，从栅极电极7和源极区域4之间的基极区域3与源极电极12接触的部分而向源极电极12排出。因此，使源极电极12与基极区域3接触的部分的从源极区域4朝向漂移区域2的方向的宽度dl变宽将会使空穴的排出变得更为顺利。例如，可使dl >0.05 μ m。由此，空穴不会蓄积于基极区域3中，从而可抑制VTH的变动。此外，由于从漂移区域2经由基极区域3向源极电极12排出的空穴的排出阻抗变小，因此也可获得顺利地排出漂移区域2中所产生的空穴而使雪崩耐量提高的效果。另一方面，本实施方式的MOSFET中，因栅极电极7与源极区域4隔开，所以也会产生经由形成在栅极电极7与基极区域3之间的通道而从源极区域4直接流向漂移层2的电流通路消失的不利效果。但是，在使基极区域3的宽度WC变窄的情况下，如图2(b)中所示，经由栅极电极7侧的通道而流动的电流IN2也与栅极电极6侧的电流通道中流动的电流mi合流并发挥作用，因此可获得通道阻抗变低以降低ON阻抗的效果。如果从其它观点来看所述本实施方式的MOSFET的效果，则可作如下理解。S卩，在对源极电极12与包括接触区域5及基极区域3在内的P型区域所接触的面积进行比较的情况下，与埋入着栅极电极6的沟槽9a相比，埋入着栅极电极7的沟槽9b中，源极电极12 以较大的面积与P型区域接触。因此，可相对地扩大源极电极12与P型区域接触的面积， 从而可将空穴从基极区域3高效地向源极电极12排出。图2(c)是表示形成在栅极电极7与基极区域3之间的N通道16的示意图。当对栅极电极7施加正的栅极电压时，会在栅极绝缘膜8与基极区域3的界面形成吸引电子的反转层。如该图中所示，该反转层是在栅极电极7的源极区域侧的端部向源极电极12方向扩展而形成的。当该N通道16的通道端部16a连接于源极电极12时，有可能会从源极电极12到漂移层2形成电流通路，而导致流动过剩电流(excess current)。对此，预先在一定程度上使沟槽9b的内壁面侧的栅极电极7的端部与源极电极之间的间隔d2变宽即可。 例如，可设为d2 > 0. 05 μ m。例如，也可在栅极电极7的端部与源极电极12之间形成d2 > 0. 05 μ m的厚度的栅极绝缘膜8，此外，也可在栅极电极7的端部与源极电极12之间设置空隙。图3是表示第一实施方式的M0SFET1的特性的曲线图。纵轴表示源极-漏极间所流通的漏极电流，横轴表示栅极电压。该图中所示的曲线A表示本实施方式的M0SFET1的特性。此外，曲线图B表示在栅极电极7与源极区域4之间源极电极12与基极区域3接触的部分的宽度dl比0.05μπι窄时的漏极电流。另一方面，曲线C表示图16所示的以往的 MOSFET的特性。如图3中所示，即便施加44V的源极-漏极间的偏压电压Vd，如果栅极电压为0V， 则曲线A所示的本实施方式的MOSFET 1中也不会有漏极电流流过。另一方面，曲线图B及C 所示的MOSFET中有漏极电流流过。即，表示设为dl < 0. 05 μ m的曲线图B所示的M0SFET、 及曲线C所示的以往的MOSFET中有时无法进行栅极控制。因此得知，设为dl > 0.05μπι 以将空穴从基极区域3直接向源极电极12排出的结构的本实施方式的M0SFET1更为有利。图4是示意性地表示第一实施方式的变形例的MOSFET 10的结构的局部剖面图。 与图1所示的M0SFET1不同之处在于在露出在源极区域4和栅极电极7之间的基极区域 3与源极电极12接触的部分，设置着P型杂质浓度比基极区域3高的第三半导体区域即P+ 区域18。通过设置该P+区域18，可抑制流经源极-漏极间的过剩的漏极电流。图5及图6是表示第一实施方式的M0SFET1及M0SFET10的特性的曲线图。纵轴表示源极-漏极间的负载短路时所流过的短路电流，横轴表示漏极电压。该图中的曲线A 表示M0SFET1的短路电流，曲线D表示M0SFET10的短路电流。此外，曲线C表示图16所示的以往的MOSFET的短路电流。曲线A所示的M0SFET1中，形成在栅极电极7侧的通道16未直接连接于源极区域 4，因此短路电流与流经栅极电极6侧的电流通道的电流合流后集中流向源极区域2。因此， 与电流也流经栅极电极7侧的通道的以往的MOSFET相比，针对过剩地流动的短路电流的阻抗变大。从而，与曲线C所示的以往的MOSFET相比，短路电流被限制为大约1/2。由此，可使施加到栅极电极6及7的栅极电压为OV以阻断短路电流。另一方面，曲线D所示的M0SFET10中，短路电流进一步减少，与以往的MOSFET相比为大约1/5，且为曲线A所示的M0SFET1的大约1/3。可认为其原因在于设置在基极区域3中的P+区域18使电流通路变窄而限制了短路电流。由此，即便连接在源极-漏极间的负载短路，也能够容易通过栅极电压来控制短路电流。图6将表示短路电流与漏极电压的关系的图5的曲线图的低电压部放大表示。如该图中所示，直至短路电流达到0. 12A左右为止，表示以往的MOSFET的特性的曲线C与表示M0SFET1的特性的曲线A大致一致。S卩，表示如下情况相对于直至0. 12A左右为止的漏极电流，即便是与源极区域4隔开来设置栅极电极7侧的通道的M0SFET1，通道阻抗也不会变高而可维持较低的ON阻抗。另一方面得知，曲线D所示的M0SFET10中，通过在基极区域3设置着P+区域18， 虽然通道阻抗稍微变高，但短路电流的抑制效果高。图7 (a)、(b)是示意性地表示第一实施方式的变形例的M0SFET20及30的结构的局部剖面图。图7(a)所示的M0SFET20中，在基极区域3的方向上使接触区域5形成得比源极区域4深。由此，可降低将从漂移层2注入到基极区域3中的空穴经由P型接触区域5而排出的路径的排出阻抗。从而，可抑制基极区域的P型载流子的浓度变动，可改善栅极电压对漏极电流的控制性，此外，也可提高基极区域3与漂移层2之间的雪崩耐量。图7(b)所示的M0SFET30中，成为在图7(a)所示的M0SFET20的基极区域3中还设置着P+区域18的结构。由此，可抑制短路电流以提高短路耐量。图8 (a)、(b)是示意性地表示第一实施方式的变形例的M0SFET40及50的结构的局部剖面图。图8(a)所示的M0SFET30中，源极区域4沿着栅极电极6设置在基极区域3的表面。由此，可将源极区域4连接到形成在栅极电极6与基极区域3之间的所有电流通道，这样可降低通道阻抗而降低ON阻抗。另一方面，接触区域5是与源极区域4并联地形成在栅极电极7侧。由此，从基极区域3所排出的空穴的通路仅为在栅极电极7侧接触的源极电极，但可扩大接触面积来降低空穴的排出阻抗。图8(b)所示的M0SFET50中，设置着超接面结构的漂移区域2，该超接面结构的漂移区域2中沿着漂移区域2与基极区域3之间的边界交替配置着作为第五半导体区域的P 型柱21与作为第四半导体区域的N型柱22。通过使用超接面结构，可提高N型柱22的浓度以降低ON阻抗。[第二实施方式]图9(a)、(b)是示意性地表示第二实施方式的半导体装置的结构的局部剖面图。 本实施方式的M0SFET60具有设置在绝缘层31的主面上的横置式结构。另外，绝缘层31例如既可为设置在基板上的SiO2等绝缘膜，也可为具有半绝缘性的半导体层。如图9(a)所示，M0SFET60包括设置在绝缘层31 (或半绝缘层)的主面上的包含 N型半导体的漂移区域32 ；在与主面平行的横向上与漂移区域32相邻接而设置的P型第一半导体区域即基极区域33 ；及在基极区域33的横向上与基极区域33相邻接而设置的N型第二半导体区域即源极区域；34。此外，与源极区域34的接触到基极区域33的侧面的相反侧的侧面接触而设置主电极即源极电极38。此外，从跨漂移区域32、基极区域33及源极区域34的表面向绝缘层31方向，沿着漂移区域32与基极区域33的边界形成着多个沟槽45。在沟槽45中设置着第一栅极电极即栅极电极35。进而，在两个栅极电极35之间，从跨漂移区域32与基极区域33的一部分的表面，沿着漂移区域32与基极区域33的边界而在绝缘层31的方向上形成着沟槽46。 在沟槽46中设置着第二栅极电极即栅极电极36。因此，在从漂移区域32与基极区域33的边界朝向源极电极38的方向上，栅极电极36隔着栅极绝缘膜37b而与基极区域33接触的长度，设定得比栅极电极35隔着栅极绝缘膜37a而与基极区域33接触的长度短。进而，源极电极38的一部分在两个栅极电极35之间，在形成于从源极电极38朝向栅极电极46的方向上的沟槽47中延伸而设置。沟槽47是从跨源极区域34与基极区域 33的一部分的表面朝绝缘层31的方向而形成的。此外，源极电极38在沟槽47中越过栅极电极35的源极电极38侧的端部的位置而延伸到接近栅极电极46的位置为止，并电连接到栅极电极36与源极区域34之间的露出在沟槽47的内壁面的基极区域33。另外设置着与漂移区域32相邻接、且N型杂质浓度比漂移区域32高的N型半导体区域41 ；及与N型半导体区域41相邻接的漏极区域42。而且，设置着与漏极区域42电连接的漏极电极43。此外，图9(b)是表示图9(a)中所示的DCb_D(b剖面的示意图。如该图中所示，沟槽45可与绝缘层31连通而设置。而且，在沟槽45的内表面形成着栅极绝缘膜37a，进而， 沟槽45的内部由例如包含导电性的多晶硅的栅极电极35而填埋。形成在沟槽46中的栅极电极36也可同样地形成。此外，以下直至图12为止所示的实施方式的MOSFET中均为相同。本实施方式的M0SFET60中，源极电极38的延伸部39设置在从自源极区域34的表面跨基极区域33的表面的一部分的表面而连通到绝缘层31的沟槽47中。由此，源极电极38与栅极电极36和源极区域34之间的露出在沟槽47的内表面的基极区域33接触，从而可将从漂移区域32注入到基极区域33中的空穴排出。此外，可将延伸部39与基极区域33接触的接触部分的宽度dl大于等于0. 05 μ m， 以防止无法通过栅极电压控制流经源极-漏极间的漏极电流的不良情形。本实施方式的M0SFET60在形成于绝缘层31上的漂移区域32及基极区域33、源极区域34等的厚度较薄的情况下，例如，可通过向设置在绝缘层31上的半导体层离子注入N 型杂质及P型杂质而形成。而且，在将各半导体区域设得较厚的情况下，可通过组合多次外延生长(印itaxial growth)与离子注入而形成。此外，图10所说明的横置式MOSFET中也相同。另外，此处，厚度是指从绝缘层31向各半导体区域的表面方向的层厚。此外，本实施方式中，例如，如果将漏极区域42设为掺杂着P型杂质的P型半导体区域，则图9(a)、(b)表示IGBT或IEGT的结构。以下，图12所示的实施方式中也相同。图10是示意性地表示第二实施方式的变形例的M0SFET70的结构的局部剖面图。 M0SFET70在漂移区域32具有沿着漂移区域32与基极区域33之间的边界交替配置着作为第五半导体区域的P型柱21与作为第四半导体区域的N型柱22的超接面结构。与图9(a)、(b)所示的M0SFET60相同，本变形例的M0SFET70中，能够将基极区域 33的空穴从源极电极38的延伸部39与基极区域33接触的、栅极电极36和源极区域34之间的接触部分而排出到源极电极38。由此，由于可使阈值电压VTH稳定，所以可使栅极电极35与栅极电极36之间的基极区域33的宽度变窄。因此，可增加MOSFET的通道数以降低通道阻抗。进而，通过使用超接面结构，可提高与基极区域33相连的N型柱22的浓度以
13降低漂移区域的阻抗。由此，可降低M0SFET70的ON阻抗。图11是示意性地表示第二实施方式的变形例的M0SFET80的结构的局部剖面图。 如该图中所示，M0SFET80的漂移区域32具有从绝缘层31向上部方向交替叠层着P型柱与 N型柱的超接面结构。本变形例的M0SFET80包括在绝缘层31 (或半绝缘层)的主面上交替设置着N型第一半导体层即N型半导体层M与P型第二半导体层即P型半导体层25的叠层体27，且将漂移区域32设为超接面结构。而且，与叠层体27的一侧面电连接而设置着第一主电极即源极电极38，且与叠层体27的另一侧面电连接而设置着第二主电极即漏极电极43。进而，叠层体27在源极电极38与漏极电极43之间，具有从叠层体27的表面连通到绝缘层31的主面而设置的P型第一半导体区域即基极区域33。此外，具有夹在源极电极 38与基极区域33之间的N型第二半导体区域即源极区域34、及基极区域33与漏极电极43 之间的漂移区域32。此外，在叠层体27，从跨源极区域34、基极区域33及漂移区域32的表面朝向绝缘层31的主面形成着沟槽45。此外，在沟槽45中设置着第一栅极电极即栅极电极35。而且，从跨基极区域33的一部分及漂移区域32的表面朝向绝缘层31的主面设置着沟槽46， 在沟槽46中设置着第二栅极电极即栅极电极36。在两个栅极电极35之间，从跨源极区域34与基极区域33的一部分的表面朝向绝缘层31主面形成着沟槽47，源极电极38在沟槽47中延伸。延伸部39以与源极区域34和栅极电极36之间的露出在沟槽47的内壁面的基极区域33接触的方式设置。由此，从漂移区域32注入到基极区域33的空穴被排向源极电极38，因而阈值电压 VTH稳定。此外，可提高雪崩耐量及短路耐量。另一方面，在漂移区域32与漏极电极43之间，从叠层体27的表面连通到绝缘层 31设置着N型半导体区域41与漏极区域42。漏极区域42为高浓度地掺杂着N型杂质的 N+区域。本变形例中，也可在漏极区域42中掺杂P型杂质而成为P+区域，从而形成IGBT 或 IEGT。叠层体27可通过如下方式形成，即，通过多次外延生长而在绝缘层31上设置多个半导体层，进而，在各外延生长之期间，将P型杂质及N型杂质选择性地离子注入到指定场所。图12是示意性地表示第二实施方式的变形例的M0SFET90的结构的局部剖面图。 M0SFET90是将图11所示的M0SFET80的源极区域34置换为P+接触区域51与N+源极区域52的叠层结构的构成。由此，可将基极区域33的空穴经由P+接触区域51而排出到源极电极38。P+接触区域51与N+源极区域52可分别通过离子注入而形成。此外，P+接触区域51与N+源极区域52的叠层方向的厚度可根据离子注入的杂质的掺杂量来变化。例如，当使注入到P+接触区域51的P型杂质的掺杂量多于注入到N+ 源极区域52的N型杂质的掺杂量时，如图12中所示，可使P+接触区域51比N+源极区域 52厚。由此，可使空穴从基极区域33向源极电极38的排出阻抗减小。而且，如果增加注入到N+源极区域52的N型杂质的掺杂量，则也可使N+源极区域52变厚以降低ON阻抗。此外，M0SFET90中，隔着栅极绝缘膜37而与栅极电极35相邻接设置着源极电极 38的延伸部49，但也可如图10所示的M0SFET70，不设置延伸部49，而是在栅极电极35与源极电极38之间插入着P+接触区域51与N+源极区域52。[第三实施方式]图13(a)、(b)是示意性地表示第三实施方式的M0SFET100的结构的局部剖面图。MOSFET 100包括设置在高浓度地掺杂着N型杂质的半导体层即漏极层44的第一主面61的N型漂移区域32 ；设置在漂移区域32中的P型第一半导体区域即基极区域33 ； 及设置在基极区域33中的N型第二半导体区域即源极区域34。此处，作为漏极层44，例如，既可使用形成在硅基板上的N型半导体层，也可使用高浓度地掺杂着N型杂质的硅基板。而且，当使用P型半导体层来代替漏极层44时，可形成 IGBT 或 IEGT。图13(a)、(b)所示的半导体区域的构成可通过如下方式形成，即，例如，在设置着指定凹部的漏极层44的第一主面61，依序外延生长成为N型半导体区域41的半导体层、成为漂移区域32的半导体层、成为基极区域33的半导体层、及成为源极区域34的半导体层， 进而，使用CMP (Chemical Mechanical Polish，化学机械研磨)使设置着各半导体层的漏极层44的第一主面61平坦化。多个沟槽45沿着漂移区域32与基极区域33的边界而朝向漏极层44的第二主面 62形成。而且，在沟槽45中设置着第一栅极电极即栅极电极35。另一方面，在两个栅极电极35之间，沿着漂移区域32与基极区域33的边界而朝向漏极层44的第二主面62设置着沟槽46。进而，在沟槽46中设置着第二栅极电极即栅极电极36。此外，作为主电极的源极电极38是与源极区域34接触而设置。源极电极38例如可沿着栅极电极35的排列而设置在从源极区域34的表面连通到基极区域33的沟槽55中。 进而，在两个栅极电极35之间，从跨源极区域34与基极区域33的一部分的表面沿着源极区域34与基极区域33的边界设置着沟槽55的扩展部分。源极电极38朝向栅极电极36 延伸设置在沟槽阳的扩展部分。延伸部39是与源极区域34和栅极电极36之间的露出在沟槽阳的突出部的内壁面的基极区域33接触而设置。图13(b)是表示图13(a)中所示的Xinb-Xinb剖面的结构的示意图。沟槽45 形成为从表面起沿着漂移区域32与基极区域33的边界贯穿基极区域33及源极区域34，并到达下方的漂移区域32。而且，在沟槽45的内表面形成着栅极绝缘膜37，且埋入着成为栅极电极35的例如导电性的多晶硅。本实施方式的M0SFET100中，源极电极38的延伸部39也与栅极电极36和源极区域34之间的露出在沟槽55的扩展部的内表面的基极区域33接触，从而也可将从漂移区域 32注入到基极区域33的空穴排向源极电极38。图14(a)是示意性地表示第三实施方式的变形例的M0SFET110的结构的局部剖面图。此外，图14(b)是表示图14(a)中所示的XIVb-XIVb剖面的结构的示意图。M0SFET110与图13(a)、(b)所示的M0SFET100的不同之处在于以沟槽45及沟槽 46到达漏极层44的方式而设置，且该沟槽45及沟槽46中埋入着栅极电极35及栅极电极 36。S卩，如图14(a)所示，沟槽45从跨源极区域34、基极区域33、漂移区域32、N型半导体区域41及漏极层44的漏极层44的第一主面61侧的表面朝向第二主面62方向而设置。此外，如图14(b)所示，沟槽45以贯穿源极区域34及基极区域33、漂移区域32、N型半导体区域41并到达漏极层44的方式而设置。进而，在沟槽45的内表面形成着栅极绝缘膜37，且埋入着成为栅极电极35的例如导电性的多晶硅。另一方面，设置着栅极电极36的沟槽46，也以从跨基极区域33、漂移区域32、N型半导体区域41及漏极层44的漏极层44的第一主面61侧的表面到达第二主面62侧的漏极层44的方式而设置。MOSFET 110中，当对栅极电极35及36施加正的栅极电压时，会在漂移区域32与栅极绝缘膜37的界面形成蓄积着电子的通道。由此，漂移区域32的阻抗降低，从而可降低 ON阻抗。[第四实施方式]图15是示意性地表示第四实施方式的半导体装置120的结构的局部剖面图。半导体装置120是具有超接面结构的电力控制用半导体装置，其包含交替叠层在绝缘层31的主面的多个P型半导体区域24及N型半导体区域25。半导体装置120具有在绝缘层31 (或半绝缘层)的主面上交替设置着N型半导体区域25、与P型半导体区域M的叠层体27。第一主电极即源极电极38电连接于叠层体27 的一侧面而设置。此外，第二主电极即漏极电极43电连接于叠层体27的另一侧面而设置。进而，在源极电极38与漏极电极43之间，设置着交替叠层着P型半导体区域M 与N型半导体区域25的超接面结构的漂移区域32。在漂移区域32与源极电极38之间设置着接触区域58 (第一半导体区域)，该接触区域58是将比P型半导体区域M更高浓度地掺杂着P型杂质的P+区域M (第九半导体区域)、及比N型半导体区域25更高浓度地掺杂着N型杂质的N+区域53 (第八半导体区域)叠层而成。此外，从跨接触区域58与漂移区域32的表面，沿着接触区域58与漂移区域32的边界形成着沟槽45。在沟槽45中设置着第一栅极电极即栅极电极35。进而，从跨接触区域51的一部分与漂移区域32的表面，沿着接触区域58与漂移区域32的边界形成着沟槽 46。在沟槽46中设置着第二栅极电极即栅极电极36。半导体装置120的源极电极38电连接于接触区域58的P+区域M与N+区域53。 作为源极电极38的一部分的延伸部39在两个栅极电极35之间，延伸设置在从自源极电极 38到达栅极电极36附近的P+区域M的表面朝向绝缘层31的主面而形成的沟槽47中。 此外，延伸部39与露出在沟槽47的内壁面的接触区域58电连接。此外，也设置着隔着栅极绝缘膜37而邻接于栅极电极35的延伸部49。另一方面，在漂移区域32与漏极电极43之间，N型半导体区域41与漏极区域42 从表面连通到绝缘层31的主面而设置。本实施方式的半导体装置120中，漏极区域42为高浓度地掺杂着N型杂质的N+区域，但也可掺杂P型杂质而成为P+区域。在该情况下，半导体装置120作为双极元件进行动作。此外，叠层体27可通过如下方式而形成，即，通过多次外延生长而在绝缘层31的主面上叠层形成N型半导体区域25与P型半导体区域24。此外，在各半导体区域的外延生长期间，可通过使用离子注入来选择性地注入P型杂质及N型杂质来形成所述的叠层结构。接下来，对半导体装置120的动作进行说明。半导体装置120中，在接触区域58， N+区域53的叠层方向的宽度设定得比P+区域M窄。进而，通过P+区域M与N+区域53 之间的PN结的内建电位(built-inpotential)而使N+区域53耗尽化。由此，即便对漏极
16电极43与源极电极38之间施加漏极侧为正的漏极电压，在未对栅极电极35及36施加栅极电压的状态下，也不会有漏极电流流过。然后，当对栅极电极35及36施加正的栅极电压时，会在N+区域53与栅极绝缘膜 37之间蓄积电子而形成电流通道。由此，在漏极电极43与源极电极38之间有电流流过而成为ON状态。此时，当从漂移区域32的N型半导体层25对N+区域53注入空穴时，有时会导致 N+区域53的实际浓度发生变化而使通道阻抗变高，从而使ON阻抗上升。针对此，半导体装置120中，由于源极电极38电连接到露出在沟槽47的内壁面的接触区域58的N+区域53，所以可将注入到N+区域53中的空穴向源极电极38顺利地排出。由此，可抑制N+区域53的实际的载流子浓度的变动，以使半导体装置120稳定地动作。 此外，可提高雪崩耐量。以上，参照本发明的第一至第四实施方式对本发明进行了说明，但本发明并不限定于这些实施方式。例如，基于申请时的技术水平而可由本领域技术人员完成的设计变更或材料的变更等、技术思想与本发明相同的实施方式也包含在本发明的技术性范围内。虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式可用其它各种形态来实施，在不脱离发明的主旨的范围内可进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权力要求书的范围中所记载的发明及与其均等的范围中。
权利要求
1.一种半导体装置，其特征在于包括 漂移区域，包含第一导电型的半导体；第二导电型的第一半导体区域，与所述漂移区域接触而设置； 主电极，隔着所述第一半导体区域而与所述漂移区域相向设置，且电连接于所述第一半导体区域；沟槽结构的多个第一栅极电极，沿着所述漂移区域与所述第一半导体区域的边界设置，且隔着第一栅极绝缘膜而与所述漂移区域及所述第一半导体区域接触；及所述沟槽结构的第二栅极电极，在两个所述第一栅极电极之间沿着所述漂移区域与所述第一半导体区域的所述边界，以隔着第二栅极绝缘膜而与所述漂移区域及所述第一半导体区域接触的方式来设置，且从所述边界朝向所述主电极的方向的与所述第一半导体区域接触的长度比所述第一栅极电极与所述第一半导体区域接触的长度短；所述主电极在所述两个第一栅极电极之间，在设置在从所述主电极朝向第二栅极电极的方向上的沟槽中，延伸到接近所述第二栅极电极的位置为止，且在所述第一栅极电极的所述主电极侧的端部与所述第二栅极电极的所述主电极侧的端部之间，与露出在所述沟槽的内壁面的所述第一半导体区域接触。
2.根据权利要求1所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第一导电型的第二半导体区域； 所述主电极与露出在所述沟槽的内壁面的、所述第二半导体区域与所述漂移区域之间的所述第一半导体区域接触。
3.根据权利要求2所述的半导体装置，其特征在于在所述沟槽的内壁面，所述主电极与所述第二半导体区域和所述漂移区域之间的所述第一半导体区域接触的、从所述第二半导体区域朝向所述漂移区域的方向的宽度大于等于 0. 05 μ m0
4.根据权利要求1所述的半导体装置，其特征在于所述主电极延伸而与所述第二栅极电极相向的端部和所述第二栅极电极之间的间隔， 在所述沟槽的内壁面侧大于等于0. 05 μ m。
5.根据权利要求2所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域； 所述第二半导体区域及所述第六半导体区域与所述第一半导体区域接触而交替设置。
6.根据权利要求2所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域； 所述第二半导体区域与所述第一半导体区域接触且沿着所述第一栅极电极而延伸，所述第六半导体区域与所述第一半导体区域接触且沿着第二栅极电极而延伸。
7.根据权利要求2所述的半导体装置，其特征在于在所述主电极延伸而接触的露出在所述沟槽的内壁面的、所述第二半导体区域与所述漂移区域之间的所述第一半导体区域的表面，具有与所述第一半导体区域相比更高浓度地掺杂着第二导电型的杂质的第三半导体区域。
8.根据权利要求1所述的半导体装置，其特征在于在所述漂移区域，在沿着所述漂移区域与所述第一半导体区域之间的边界的方向上，交替设置着第一导电型的第四半导体区域与第二导电型的第五半导体区域。
9.根据权利要求2所述的半导体装置，其特征在于包括隔着所述漂移区域而设置在所述第一半导体区域的相反侧的第二导电型的第七半导体区域。
10.根据权利要求1所述的半导体装置，其特征在于还包括与所述漂移区域及所述第一半导体区域接触的绝缘层； 所述漂移层与所述第一半导体区域相邻接设置在所述绝缘层的主面上； 所述第一栅极电极与所述第二栅极分别在从所述漂移区域及所述第一半导体区域的表面连通到所述绝缘层的沟槽的内部延伸。
11.根据权利要求10所述的半导体装置，其特征在于还包括隔着所述第一半导体区域而设置在所述漂移区域的相反侧的第一导电型的第二半导体区域；所述主电极与所述第一半导体区域之间隔着第二半导体区域，且所述主电极与所述第二半导体区域的侧面接触而设置。
12.根据权利要求10所述的半导体装置，其特征在于在所述漂移区域，在沿着所述漂移区域与所述第一半导体区域之间的边界的方向、且与所述绝缘层的主面平行的方向上，交替设置着第一导电型的第四半导体区域与第二导电型的第五半导体区域。
13.根据权利要求10所述的半导体装置，其特征在于在所述漂移区域，在所述绝缘层上交替叠层着第一导电型的第四半导体区域与第二导电型的第五半导体区域。
14.根据权利要求11所述的半导体装置，其特征在于在所述第一半导体区域与所述主电极之间还包括第二导电型的第六半导体区域； 在所述绝缘层上交替设置着所述第二半导体区域与所述第六半导体区域。
15.根据权利要求10所述的半导体装置，其特征在于 所述绝缘膜为设置在基板上的半绝缘层或Si02膜。
16.根据权利要求2所述的半导体装置，其特征在于 所述漂移区域设置在第一导电型的半导体层的第一主面； 所述第一半导体区域设置在所述漂移区域中；所述第二半导体区域设置在所述第一半导体区域中；所述主电极是在从所述第二半导体区域表面连通到所述第一半导体区域而设置的沟槽中，与所述第二半导体区域接触而设置；所述第一栅极电极与所述第二栅极电极沿着所述漂移区域与所述第一半导体区域的边界，设置在形成在所述半导体层的第二主面方向上的沟槽中。
17.根据权利要求16所述的半导体装置，其特征在于所述第一栅极电极及所述第二栅极电极，设置为从所述第一半导体区域的表面贯穿所述第一半导体区域的深度。
18.根据权利要求16所述的半导体装置，其特征在于所述第一栅极电极及所述第二栅极电极，设置为从跨所述第一半导体区域、所述漂移区域及所述半导体层的表面贯穿所述第一半导体区域及所述漂移区域的深度。
19.根据权利要求10所述的半导体装置，其特征在于所述漂移区域包含交替叠层在所述绝缘层上的第一导电型的第四半导体区域及第二导电型的第五半导体区域；所述第一半导体区域包含交替叠层在所述绝缘层上的第一导电型的第八半导体区域与第二导电型的第九半导体区域。
20.根据权利要求19所述的半导体装置，其特征在于所述第八半导体区域的叠层方向的宽度比所述第九半导体区域的叠层方向的宽度窄。
全文摘要
本发明提供一种半导体装置，包括基极区域(3)，与漂移区域(2)接触而设置；源极电极(12)，隔着基极区域(3)而与漂移区域(2)相向设置；沟槽结构的多个栅极电极(6)，沿着漂移区域(2)与基极区域(3)的边界设置，且隔着栅极绝缘膜而与漂移区域(2)及基极区域(3)接触；及沟槽结构的栅极电极(7)，在两个栅极电极(6)之间沿着漂移区域(2)与基极区域(3)的边界设置，且与基极区域(3)接触的长度比栅极电极(6)与基极区域(3)接触的长度短；源极电极(12)在两个栅极电极(6)之间，在设置在从源极电极(12)朝向栅极电极(7)的方向上的沟槽(9b)中，延伸到接近栅极电极(7)的位置为止，且在栅极电极(6)的源极电极侧的端部与栅极电极(7)的源极电极侧的端部之间，与露出在沟槽(9b)的内壁面的基极区域(3)接触。
文档编号H01L29/06GK102194879SQ201110046610
公开日2011年9月21日 申请日期2011年2月25日 优先权日2010年2月26日
发明者北川光彦 申请人:株式会社东芝