专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置。
背景技术：
纵置式 MOSi7ET (Metal-Oxidelemiconductor Field-Effect ^Transistor，金属氧化物半导体场效应晶体管)或IGBTansulated Gate Bipolar ^Transistor，绝缘栅双极型晶体管)之类的纵置式功率器件中，通过使耗尽层在漂移层的纵向上延长来保持所施加的电压。在这样的器件中，在位于流通电流的单元区域的外周的终端区域，耗尽层也会在横向上变长。因此，在终端区域表面会产生电场。此时，如果因来自器件外部的影响而使终端区域的电场分布发生变化，则会导致器件的耐压或泄漏电流发生变动之类的可靠性变差的情况。如此为了确保纵置式功率器件的可靠性，需要优化终端区域表面的电场分布。当表面的电场高时会引起碰撞电离(Impact Ionization)，所产生的热载流子(hot carrier) 冲入场绝缘膜中。因所冲入的载流子的电荷而导致终端区域的电场分布发生变化，从而引
起可靠性变差。此处，为了确保终端耐压，提出在终端区域表面形成保护环(以下也称作 GR(guard ring))层的结构(例如，参照日本专利特开2000-277726号公报)。此外，也提出了在终端区域的漂移层内形成埋入GR层的结构(例如，参照日本专利特开2009-88345 号公报)。在形成着GR层的结构中，可通过GR的个数及GR的间隔等的设计使电场分布发生变化。然而，如果要使表面的电场变小则需要增加GR的个数，从而会导致终端区域变大。在尺寸有限的器件中，终端区域变大，由此会导致产生器件内的流通电流的有效面积变小的问题。
发明内容
本实施方式的半导体装置包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。
另一实施方式的半导体装置包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面上；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第一导电型的第四半导体区域，选择性地形成在所述第三半导体区域；第二主电极，以与所述第三半导体区域及所述第四半导体区域接合的方式形成；控制电极，隔着覆盖在所述第三半导体区域、所述第四半导体区域、及所述第二半导体区域上的栅极绝缘膜而形成；第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧则离所述第二半导体区域的形成着所述第三半导体区域的主面越远。
图1是示意性地表示说明第一实施方式的功率MOSFET的构成的一例的剖面图。图2是说明比较例的示意剖面图。图3是示意性地表示说明第一实施方式的其它例的一例的剖面图。图4是示意性地表示说明第一实施方式的其它例的一例的剖面图。图5是示意性地表示说明第一实施方式的其它例的一例的剖面图。图6是示意性地表示说明第一实施方式的其它例的一例的剖面图。图7是示意性地表示说明第二实施方式的功率MOSFET的构成的一例的剖面图。图8是示意性地表示说明第二实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。图9是示意性地表示说明第二实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。图10是示意性地表示说明第三实施方式的功率MOSFET的构成的一例的剖面图。图11是说明绝缘物的平面图案的示意平面图。图12是示意性地表示说明第三实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。图13是示意性地表示说明第三实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。图14是说明应用本发明的IGBT的示例的示意图。[符号的说明]1漏极电极Ia 集电极2 n+漏极层2a n+ 缓冲层
(其一)的功率MOSFET的构成 (其二 )的功率MOSFET的构成 (其三)的功率MOSFET的构成 (其四)的功率MOSFET的构成
3η漂移层
4P柱层
5P型基极层
6η源极层
6a发射极层
7栅极绝缘膜
8栅极电极
9源极电极
9a发射极电极
11、11，埋入GR层
12高阻抗层
13场阻止电极
14场阻止层
15表面GR层
16η柱层
17绝缘物
18多晶娃(娃)
19P集电极层
21第一主面
22第二主面
31第三主面
dlP型基极层5
d2埋入GR层11
d3埋入GR层11
T沟槽
PK峰值
具体实施例方式以下，一面参照附图一面对本发明的实施方式进行说明。另外，以下的实施方式中，作为一例，将半导体设为硅，并使第一导电型为η型，使第二导电型为P型。此外，对附图中的相同部分标注相同编号。(第一实施方式)图1是示意性地表示说明第一实施方式的功率MOSFET的构成的一例的剖面图。该 MOSFET中，在作为第一半导体区域的η+漏极层2的一主面(第一主面)21(表面)上形成着作为第二半导体区域的η漂移层3。在该η+漏极层2的成为一主面21相反侧的另一主面(第二主面)22(背面)上形成着作为第一主电极的漏极电极1。成为元件中央部的单元部(元件区域)为在导通状态下流通电流的区域。在单元部中的η漂移层3的成为η+漏极层2相反侧的主面(第三主面)31 (表面)，选择性地形成 P型基极层5作为第三半导体区域，在该ρ型基极层5的主面(第四主面)51 (表面)选择性地且条纹状地形成作为第四半导体区域的η源极层6。此外，在从ρ型基极层5及η源极层6经由η漂移层3到达另一 ρ型基极层5及 η源极层6的区域上，隔着膜厚约0. 1 μ m的栅极绝缘膜7例如Si (硅)氧化膜而条纹状地形成着栅极电极8来作为控制电极。以将该栅极电极8夹在中间的方式，在一 ρ基极层5 及η源极层6上、与另一 ρ基极层5及η源极层6上条纹状地形成源极电极9作为第二主电极。而且，在单元部外周的元件终端部(终端区域)的η漂移层3中形成着多个埋入 GR层11。图1所示的例中形成着三个埋入GR层11。另外，埋入GR层11是以例如相对于耐压约100V 200V而设有1个的比例来设置。就形成着多个埋入GR层11的深度而言， 是从元件区域越向位于外侧的场阻止电极13的方向而越深(离η漂移层3的形成着ρ型基极层5的第三主面(表面)31越远)。即，多个埋入GR层11设为从元件区域越向外侧， 沿着从第三主面31朝向第一主面21的方向而离第三主面31越远。如果使用这样的埋入GR层11的结构，则能以短的终端长度获得高终端耐压及高可靠性。至于其理由，将结合图2所示的比较例来进行说明。图2所示的比较例的构成中， 虽然元件区域中的单元的结构相同，但终端区域中的埋入GR层11’均是以从η漂移层3的表面算起相同的深度而形成。图1、图2所示的曲线图分别为位于下方的曲线图表示从ρ 基极层5起沿着多个埋入GR层的电场分布，位于上方的曲线图表示η漂移层3的表面上的电场分布，位于中间靠右的曲线图表示η漂移层3的深度方向上的电场分布。此处，终端耐压由ρ基极层5端处的雪崩击穿(avalanche breakdown)所决定，因此该终端耐压由从P基极层5端到埋入GR层11端的电场分布所决定。为了获得高终端耐压，以使该电场分布变得平坦的方式，即以成为相同峰值的方式而优化从P基极层5端到埋入GR层11为止的隔开及邻接的埋入GR层11彼此的间隔即可(参照图1、图2中位于各自下方的曲线图)。而且，如图2所示的比较例的结构，当所有埋入GR层11均以相同深度形成在接近表面的位置处时，受到P基极层5端及埋入GR层11端的高电场峰值的影响而导致η漂移层3的表面的电场也变高。η漂移层3的表面的电场在ρ基极层5的外侧的端部及埋入GR 层11’的外侧的端部位置处分别具有峰值ΡΚ。尤其存在随着从元件区域越向外侧而电场的峰值Hi越高的倾向，从而容易产生热载流子(参照图2中位于上方的曲线图)。由此，容易引起可靠性变差。与此相对，图1所示的本实施方式的结构中，在随着从元件区域越向外侧而越深的位置处形成着埋入GR层11。由此，埋入GR层11端的电场的影响难以到达η漂移层3的表面，从而表面电场变低。尤其，由于埋入GR层11随着从元件区域越外侧而设置得越深， 因此具有在η漂移层3的表面，随着从元件区域越向外侧而电场的峰值1 越低的倾向。η 漂移层3表面的电场在ρ基极层5外侧的端部及埋入GR层11外侧的端部位置处分别具有峰值参照图1中位于上方的曲线图)。因此，可抑制热载流子的产生，从而获得高可靠性。在比较例的结构中为了获得高可靠性，需要增加GR个数以降低电场峰值，随之会导致终端长度变长。与此相对，本实施方式的结构中，通过在倾斜方向上具有电场分布的峰值，尽管增加GR个数而导致保持耐压的实质上的终端长度变长，但可使沿着表面的方向的终端长度变短。 本实施方式的埋入GR层11的结构可通过重复在进行离子注入之后进行埋入结晶成长的工艺(process)的方法、或根据埋入GR层11的埋入深度而改变加速电压的高加速离子注入来形成。多个埋入GR层11是以包围元件区域的方式形成。此外，邻接的埋入GR 层11的深度差可为固定，也可为随着从元件区域向外侧深度差变得越来越大或者越来越(第一实施方式的其它例其一)图3是示意性地表示说明第一实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。此处，省略与图1相同的部分的详细说明，仅对不同部分进行说明。上文所说明的图1所示的结构中，逐个的埋入GR层11的形成深度是变化的，但在图3所示的结构中，多个埋入GR层11形成为相同的深度，且形成位置呈阶段性地变深。例如，图3所示的结构中，形成着六个埋入GR层11，其中每两个所构成的组(图3中为三组) 为相同的深度。此外，三组埋入GR层11中，从元件区域越向外侧的组，则距离η漂移层3 的表面形成得越深。图3所示的曲线图表示η漂移层3的表面上的电场分布。该电场分布中，可通过调整相同组中的两个埋入GR层11的位置来使从元件区域越向外侧的组中的电场峰值越低。 即便为这样的结构，也可获得与图1所示的结构相同的效果。另外，图3所示的结构中，说明了构成成为相同深度的组的埋入GR层11为两个的示例，但也可大于等于三个。此外，成为相同深度的组并不限定于图3所示的三组。(第一实施方式的其它例其二)图4是示意性地表示说明第一实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。此处，省略与图1相同的部分的详细说明，仅对不同部分进行说明。图4所示的结构中，越向元件区域的外侧，则埋入GR层11的横向(沿着第三主面的方向)的间隔形成得越宽。例如，图4所示的结构中，形成着三个埋入GR层11，当将ρ基极层5与邻接于该ρ基极层5的埋入GR层11的横向的间隔设为dl，将该邻接于ρ基极层 5的埋入GR层11与其所邻接的埋入GR层11的横向的间隔设为d2，将所述与邻接于ρ基极层5的埋入GR层11相邻接的埋入GR层11与其所邻接的埋入GR层11的横向的间隔为 d3时，形成为dl < d2 < d3。通过形成这样的结构，与图1所示的结构相比，埋入GR层11 端的电场随着越向外侧而越低。由此，可切实地降低终端区域表面的元件外侧的电场，从而可获得高可靠性。(第一实施方式的其它例其三)图5是示意性地表示说明第一实施方式的其它例(其三)的功率MOSFET的构成的一例的剖面图。此处，省略与图1相同的部分的详细说明，仅对不同部分进行说明。图5所示的结构中，除了埋入到η基极层3中的埋入GR层11以外，在终端区域表面(第三主面31)形成着表面GR层15。通过形成表面GR层15，不仅可利用埋入GR层11 的设计，也可利用表面GR层15的设计来调整终端表面的电场分布。即便表面GR层15的个数与埋入GR层11的个数不相等也可实施。(第一实施方式的其它例其四)图6是示意性地表示说明第一实施方式的其它例(其四)的功率MOSFET的构成的一例的剖面图。此处，省略与图1相同的部分的详细说明，仅对不同部分进行说明。图6所示的结构中，以埋入GR层11的纵向的个数随着越向元件区域的外侧而越增加的方式来形成。图6所示的例中，从离ρ基极层5侧较近一侧到较远一侧，埋入GR层 11的纵向的个数增加为1个、2个、3个。通过纵向的GR个数增加，电场峰值位置成为最深的埋入GR层11，因此与GR深度变深的情形相同。由此，可降低终端表面的电场，从而可获得高可靠性。另外，图6所示的埋入GR层11的纵向的个数的增加仅为一例，除逐一增加以外，也可两个两个地增加或者非等差地增加。(第二实施方式)图7是示意性地表示说明第二实施方式的功率MOSFET的构成的一例的剖面图。省略与图1相同的部分的详细说明，此处仅对不同部分进行说明。图7所示的结构中，在单元部(元件区域)的漂移层中沿横向形成着周期性的η 柱层16与ρ柱层4的超接面结构。终端区域的漂移层由高阻抗层12所构成。η柱层16的杂质浓度例如比高阻抗层12的浓度高10倍或10倍以上。由此，可获得低导通阻抗。即便为在单元部形成着超接面结构的构成，也可在终端区域形成着多个埋入GR 层11，且使该多个埋入GR层11的形成位置以从元件区域越向外侧则越深(离高阻抗层12 的表面越远)的方式形成。由此，以短的终端长度能减小终端表面的大小，并且可获得高可靠性。(第二实施方式的其它例其一)图8是示意性地表示说明第二实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。此处，省略与图7相同的部分的详细说明，仅对不同部分进行说明。图8所示的结构中，超接面结构中的ρ柱层4沿着垂直方向被分成多层，在该每一层中注入着杂质。由此，P柱层4成为每层中杂质向周边扩散的结构，即成为具有杂质浓度沿着垂直方向具有多个峰值的浓度分布的结构。此外，该结构中，对应于超接面结构中的层而设置着埋入GR层11。S卩，设为埋入GR层11的中央部的深度与成为ρ柱层4的杂质浓度的峰值的深度一致。图8所示的例中，ρ柱层4的杂质浓度的峰值沿着垂直方向有五个，三个埋入GR层11的中央部的深度分别与其中的自上方起第二个至第四个杂质浓度的峰值一致。此处，在将超接面结构分为多层而制造时，通过重复离子注入与埋入结晶成长的工艺来形成超接面结构。通过各层中的离子注入而在每层中构成P柱层4的扩散区域。在这样的工艺中，埋入GR层11是与ρ柱层4的各层的埋入结晶成长及离子注入同时形成的。 由此，对应于超接面结构中的层的位置(成为杂质浓度的峰值的深度)而形成着埋入GR层 11。在超接面结构中，为了提高元件区域中的耐压，严格控制ρ柱层4的杂质浓度。图 8所示的构成中，由于ρ柱层4与埋入GR层11在同一步骤中形成，因此要一并严格地控制 P柱层、埋入GR层11的杂质浓度。由此，不仅可利用埋入GR层11的间隔，也可利用埋入 GR层11的浓度来高精度地控制电场分布。因此，即便因光刻(lithography)步骤中的位置对准偏差而导致各埋入GR层11的间隔有偏差，只要根据埋入GR层11的杂质浓度来决定电场分布，也不会受位置对准偏差的影响而可获得高可靠性。此外，埋入GR层11虽然能够与ρ柱层4同时形成，但如果埋入GR层11与ρ柱层4同样地在低电压下完全耗尽化则无法作为GR发挥作用。因此，较为理想的是，埋入GR层 11的杂质浓度高于P柱层4，即便施加高电压也不会完全耗尽化。这可通过使离子注入时的埋入GR层11的掩模开口宽度比ρ柱层4的掩模开口宽度更宽，来使埋入GR层11的杂质浓度高于P柱层4的杂质浓度。(第二实施方式的其它例其二)图9是示意性地表示说明第二实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。此处，省略与图7相同的部分的详细说明，仅对不同部分进行说明。图9所示的结构中，越向元件区域的外侧则埋入GR层11的杂质浓度越低。由此， 可获得与使多个埋入GR层11的间隔越向元件区域的外侧则越宽的情况相同的效果，从而可切实地降低终端表面的外侧的电场而获得高可靠性。(第三实施方式)图10是示意性地表示说明第三实施方式的功率MOSFET的构成的一例的剖面图。 省略与图1相同的部分的详细说明，此处仅对不同部分进行说明。图10所示的结构中，在终端区域中形成着由绝缘物17来填埋的沟槽T，在沟槽T 的底部形成着埋入GR层11。这样的结构可在通过蚀刻(etching)形成沟槽T之后，在底部进行离子注入来形成埋入GR层11，从而可利用比较容易的工艺来形成。另外，该结构中，如果因绝缘物17阻碍终端区域的载流子的移动则会因所蓄积的载流子而导致电场分布发生变化，因此较为理想的是设为图11所示的平面图案。即，形成着绝缘物17的沟槽T设为在俯视时为断续的。此处，作为断续的绝缘物17，设为各列中断开的位置不同，或者设为各列中断开的位置相同。此外，成为断续的绝缘物17设为在各列中沿着列方向(图中纵向)的长度相同或者不同。当与这些结构不同而使形成着绝缘物17的沟槽T形成为条纹状(呈连续性)时， 在表面侧，载流子的移动路径断开，从而产生载流子的蓄积。然而，如图11所示，如果将形成着绝缘物17的沟槽T形成为虚线状，则可通过绝缘物17断开的部分而使载流子移动，因而不会产生载流子的蓄积。另外，即便埋入GR层11不形成为条纹状，也可通过埋入GR层 11使电位为固定，从而缓和P基极层5或埋入GR层11端的电场而获得相同的效果。此外，就埋入GR层11而言，还存在如下情况对应于绝缘物17的位置而断续地形成，或因从沟槽T的底部进行的离子注入而导致杂质扩散，使相邻部分之间连接而连续性地设置。即便埋入GR层11是连续的，如图11所示因断续地形成着绝缘物17，所以也不会产生载流子的蓄积。(第三实施方式的其它例其一)图12是示意性地表示说明第三实施方式的其它例(其一)的功率MOSFET的构成的一例的剖面图。此处，省略与图10相同的部分的详细说明，仅对不同部分进行说明。图12所示的结构中，沟槽T内由绝缘物17及多晶硅(硅)18所填埋。S卩，使绝缘物17在沟槽T的内壁成膜后，隔着该绝缘物17而由多晶硅18来填埋沟槽T的内部。即便为这样的结构也可获得相同的效果。(第三实施方式的其它例其二)图13是示意性地表示说明第三实施方式的其它例(其二)的功率MOSFET的构成的一例的剖面图。此处，省略与图10相同的部分的详细说明，仅对不同部分进行说明。
图13所示的结构中，改变了沟槽T的开口尺寸。图13所示的例中，设为沟槽T的开口尺寸随着从元件区域越向外侧则越大。由此，形成沟槽τ时的η漂移层3的蚀刻速度根据开口尺寸而发生变化，容易形成深度不同的沟槽Τ。即，沟槽T的开口尺寸越大则蚀刻速度可变得越快，且可使蚀刻深度越深。而且，通过从各沟槽T的底部进行离子注入，来形成深度不同的埋入GR层11。如此一来，可在一次蚀刻工艺中形成深度不同的沟槽Τ，并可容易地形成深度不同的埋入GR层11。所述实施方式中，主要例示纵置式MOSFET进行了说明，但也可应用于IGBT。图14 是说明对IGBT的应用例的示意剖面图。如图14所示，纵置式IGBT的构成是在作为第一半导体区域的η+缓冲层加的另一主面(第二主面2 侧形成着作为第五半导体区域的ρ集电极层(collector layer) 19，且集电极Ia连接于ρ集电极层19。与图7所示的MOSFET相比，虽然一些名称及一部分结构不同，但结构相同。S卩，图 7所示的η.漏极层2、漏极电极1对应于图14所示的η.缓冲层加、集电极la。此外，图7 所示的源极电极9、n源极层6对应于图14所示的发射极(emitter)电极9a、发射极层6a。 此外，IGBT为在图7所示的MOSFET的漏极电极1与η.漏极层2之间插入着ρ集电极层19 的构成。另外，也可为设置着P集电极层19代替图7所示的MOSFET的η.漏极层2的构成。 IGBT中也可获得与所述其它实施方式相同的效果。以上，对第一至第三实施方式进行了说明，但本发明并不限定于该第一至第三实施方式。例如，对将第一导电型设为η型、将第二导电型设为ρ型进行了说明，但也可将第一导电型设为P型、将第二导电型设为η型来实施。此外，例如，将元件区域的平面图案设为条纹状并进行了说明，但即便为网格状或位移网格(offset mesh)状、蜂窝状等其它平面图案也可实施。此外，例如，本领域技术人员对上述的各实施方式或其变形例适当地进行构成要素的追加、删除、设计变更而得的结构、或将各实施方式的特征加以适当组合而得的结构，只要具有本发明的主旨则也包含在本发明的范围内。此外，在第一实施方式的其它例(其三)中所说明的图5所示的构成中，表示了在终端部表面形成着GR层的例子，但即便形成场板(field plate)结构或RESURF (reduced surface field，降低表面电场)结构、浮动场板(floating field plate)结构等也可实施。 此外，第二实施方式中，将超接面结构的最外部设为P柱层，但即便设为η柱层，也可通过相同的设计来获得相同的效果。此外，MOS栅极结构是用平面(planar)结构来进行了说明， 但即便为沟槽结构也可实施。此外，高阻抗层12即便不为完全的本征半导体也可实施，如果相对于η柱层3为足够小的浓度则可获得高耐压，较为理想的是小于等于η柱层3的1/10的杂质浓度。而且， 较为理想的是如下的η型，S卩，并非元件区域的外周部而是元件区域的内侧(单元侧)的电场变高。此外，第二实施方式中，表示了通过重复离子注入与埋入结晶成长的工艺来形成ρ 柱层4的方法，但即便同样地通过重复离子注入与埋入结晶成长的工艺来形成η柱层16也可实施。由此，可在高阻抗层12与η柱层16中使浓度变化。此外，作为纵置式元件，使用功率MOSFET及IGBT进行了说明，但也可应用于二极管等其它构成的元件及具有埋入GR层11的元件。在将本实施方式的半导体装置设为二极管的构成中，以在图1所示的MOSFET结构中不存在栅极电极8、栅极绝缘膜7及η源极层6，而漏极电极1成为阴极电极，且源极电极9成为阳极电极的方式形成。此外，说明了使用硅(Si)作为半导体的半导体装置，但作为半导体，也可使用例如碳化硅(SiC)或氮化镓(GaN)等化合物半导体或金刚石等宽带隙半导体。尽管已描述了特定实施例，但这些实施例仅作为实例给出，而并非意欲限制发明的范畴。本文中所描述的新颖实施例实际上可用各种其它形式来实施；此外，可不脱离发明精神而在本文中所描述的实施例的形成过程中对实施例进行各种省略、替代及修改。技术方案及其等效物意欲涵盖属于发明的范畴及精神的这些形态或修改。
权利要求
1.一种半导体装置，其特征在于 包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的第一主面上； 第一主电极，形成在所述第一半导体区域的成为所述第一主面相反侧的第二主面侧； 第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的第三主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域；且所述埋入半导体区域从所述元件区域越向外侧，沿着从所述第三主面朝向所述第一主面的方向而离所述第三主面越远。
2.根据权利要求1所述的半导体装置，其特征在于所述第二半导体区域的表面的多个电场的峰值从所述元件区域越向外侧则越低。
3.根据权利要求1所述的半导体装置，其特征在于 所述多个埋入半导体区域具有多个组；所述组具有沿着从所述第三主面朝向所述第一主面的方向的从所述第三主面算起的深度相同的多个埋入半导体区域；所述多个组设为所述深度从所述元件区域越向外侧则越深。
4.根据权利要求1所述的半导体装置，其特征在于所述多个埋入半导体区域的沿着所述第三主面的方向的间隔越向所述元件区域的外侧则越宽。
5.根据权利要求1所述的半导体装置，其特征在于 在所述第三主面设置着保护环。
6.根据权利要求1所述的半导体装置，其特征在于所述多个埋入半导体区域从所述第三主面沿着所述第一主面的方向而设置的个数，越向所述元件区域的外侧则越增加。
7.根据权利要求1所述的半导体装置，其特征在于所述多个埋入半导体区域的各自的杂质浓度，越向所述元件区域的外侧则越低。
8.根据权利要求1所述的半导体装置，其特征在于 还包括沟槽，沿着从所述第三主面朝向所述第一主面的方向而设置在所述第三主面；及绝缘物，埋入在所述沟槽中；且所述埋入半导体区域设置在所述沟槽的底部。
9.根据权利要求8所述的半导体装置，其特征在于 在所述沟槽的内部埋入着多晶硅。
10.根据权利要求8所述的半导体装置，其特征在于 沿着所述第三主面断续地设置着多个所述沟槽。
11.根据权利要求10所述的半导体装置，其特征在于所述多个沟槽的沿着所述第三主面的大小设为随着从所述元件区域越向外侧则越大。
12.—种半导体装置，其特征在于 包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的第一主面上； 第一主电极，形成在所述第一半导体区域的成为所述第一主面相反侧的第二主面上； 第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的第三主面；第一导电型的第四半导体区域，选择性地形成在所述第三半导体区域； 第二主电极，以与所述第三半导体区域及所述第四半导体区域接合的方式形成； 控制电极，隔着覆盖在所述第三半导体区域、所述第四半导体区域及所述第二半导体区域上的栅极绝缘膜而形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域；且所述埋入半导体区域从所述元件区域越向外侧，沿着从所述第三主面朝向所述第一主面的方向而离所述第三主面越远。
13.根据权利要求12所述的半导体装置，其特征在于包括第二导电型的多个半导体柱区域，所述多个半导体柱区域在所述第二半导体区域内沿着垂直于所述第三主面的方向与所述第三半导体区域连接而形成，且沿着所述第三主面的方向呈周期性地配置。
14.根据权利要求12所述的半导体装置，其特征在于所述半导体柱区域具有杂质浓度沿着垂直于所述第三主面的方向具有多个峰值的浓度分布，并且所述埋入半导体区域的中央部的深度与成为所述半导体柱区域的杂质浓度的峰值的深度一致。
15.根据权利要求12所述的半导体装置，其特征在于在所述第一半导体区域与所述第一主电极之间设置着第二导电型的第五半导体区域。
16.根据权利要求13所述的半导体装置，其特征在于在所述第一半导体区域与所述第一主电极之间设置着第二导电型的第五半导体区域。
17.根据权利要求14所述的半导体装置，其特征在于在所述第一半导体区域与所述第一主电极之间设置着第二导电型的第五半导体区域。
全文摘要
本实施方式的半导体装置包括第一导电型的第一半导体区域；第一导电型的第二半导体区域，形成在所述第一半导体区域的一主面上；第一主电极，形成在所述第一半导体区域的成为所述一主面相反侧的另一主面侧；第二导电型的第三半导体区域，选择性地形成在所述第二半导体区域的成为所述第一半导体区域相反侧的主面；第二主电极，以与所述第三半导体区域接合的方式形成；及第二导电型的多个埋入半导体区域，设置在所述第二半导体区域中成为在所述第一主电极与所述第二主电极之间形成着主电流路径的元件区域的外侧的终端区域。所述埋入半导体区域从所述元件区域越向外侧而离所述第二半导体区域的形成着所述第三半导体区域的主面越远。
文档编号H01L29/06GK102194858SQ201110050910
公开日2011年9月21日 申请日期2011年3月3日 优先权日2010年3月3日
发明者小野升太郎, 斋藤涉, 渡边美穗, 薮崎宗久, 谷内俊治 申请人:株式会社东芝