专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体结构及制造技术，更具体地说，涉及一种半导体器件及其制造方法。
背景技术：
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。其中，半导体器件衬底内的机械应力可以用来调节器件的性能。对于互补金属氧化物半导体场效应管(CMOS)而言，可以通过增强沟道的应力，提高载流子的迁移率。例如，在硅片中，当NMOS器件的沟道产生有张应力时，可以提高NMOS器件的电子迁移率，而 当PMOS器件的沟道产生有压应力时，可以提高PMOS器件的空穴迁移率，从而提高NMOS和PMOS器件的性能。目前，一种提高CMOS器件沟道的机械应力的方法是，参考图1，在NMOS器件101形成具有张应力的氮化硅薄膜102，其厚度为大约35 55nm，以及在PMOS器件103上形成具有压应力的氮化硅薄膜104，其厚度为大约35 55nm，以分别调节NMOS和PMOS器件沟道的应力环境，进而分别提高NMOS和PMOS器件的性能。该方法在形成应力氮化硅薄膜102、104后，进一步在应力氮化硅薄膜上形成第一层间介质层106和第二层间介质层108。但上述形成的具有应力氮化硅薄膜的器件的问题在于，随着器件特征尺寸的减小，氮化硅薄膜作用到器件的空间急剧减小，使作用在器件上的应变效果减小，不能满足器件性能的需求。
发明内容
本发明实施例提供了一种半导体器件及其制造方法，解决了现有的氮化硅薄膜层不能满足器件对应力的要求。为实现上述目的，本发明提出了一种半导体器件，包括衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。可选地，场效应晶体管为n沟道场效应晶体管时，第一层间介质层为压应力介质材料。可选地，场效应晶体管为p沟道场效应晶体管时，第一层间介质层为张应力介质材料。可选地，场效应晶体管包括栅区和源漏区，第一层间介质层至少覆盖源漏区和栅区的侧壁，所述第一层间介质层的厚度不小于栅区的高度。可选地，第一层间介质层还覆盖栅区的顶部，所述第一层间介质层的厚度不小于栅区的高度。此外，本发明还提出了一种半导体器件，包括衬底，所述衬底包括NMOS区域和PMOS区域；NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件；NMOS器件上的第一压应力层间介质层，PMOS器件上的第一张应力层间介质层；第一压应力层间介质层和第一张应力层间介质层上的第二层间介质层。可选地，所述NMOS器件包括第一栅区和第一源漏区，第一压应力层间介质层至少覆盖第一源漏区和第一栅区的侧壁，所述第一压应力层间介质层的厚度不小于第一栅区的高度。 可选地，第一压应力层间介质层还覆盖第一栅区的顶部，所述第一压应力层间介质层的厚度不小于第一栅区的高度。可选地，所述PMOS器件包括第二栅区和第二源漏区，所述第一张应力层间介质层至少覆盖第二栅区的侧壁和第二源漏区，所述第一张应力层间介质层的厚度不小于第二栅区的高度。
可选地，所述第一张应力层间介质层还覆盖第二栅区的顶部，所述第一张应力层间介质层的厚度不小于第二栅区的高度。此外，本发明还提供了上述半导体器件的制造方法，所述方法包括提供衬底，所述衬底包括NMOS区域和PMOS区域；提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件，NMOS器件包括第一伪栅和第一源漏区，PMOS器件包括第二伪栅和第二源漏区；覆盖第一源漏区形成第一压应力层间介质层，以及覆盖第二源漏区形成第一张应力层间介质层；去除第一伪栅，去除第二伪栅，以及重新形成第一替代栅，重新形成第二替代栅；在所述第一张应力层间介质层和第一压应力层间介质层上形成第二层间介质层。可选地，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一压应力层间介质层和第一替代栅上形成第二压应力层间介质层。可选地，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一张应力层间介质层和第二替代栅上形成第二张应力层间介质层。此外，本发明还提出了另一种上述半导体器件的制造方法，包括提供衬底，所述衬底包括NMOS区域和PMOS区域；提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件；在NMOS器件上形成第一压应力层间介质层，以及在PMOS器件上形成第一张应力层间介质层；在所述第一压应力层间介质层和第一张应力层间介质层上形成第二层间介质层。可选地，NMOS器件包括第一栅区和第一源漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，暴露第一栅区的顶部。可选地，NMOS器件包括第一栅区和第一源漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，使第一压应力层间介质层覆盖第一栅区的顶部。可选地，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，暴露第二栅区的顶部。可选地，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，使第一张应力层间介质层覆盖第二栅区的顶部。与现有技术相比，上述技术方案具有以下优点本发明的半导体器件及其制造方法，利用场效应晶体管上的为应力介质材料的第一层间介质层，增加对场效应晶体管器件的应力作用，由于整个器件的第一层间介质层都为具有应力作用的介质材料，该层间介质层在厚度方向上增强了对器件的应力作用，当器 件尺寸减小时，通过提高作用空间的体积来增强对器件的应力，解决由于空间减小不能满足器件应力需求的问题。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图I为现有技术中具有应力氮化硅薄膜的半导体器件的剖面图；图2为根据本发明实施例的半导体器件结构的示意图；图3-图9为根据本发明实施例的半导体器件第一实施例的各个制造阶段的示意图；图10-图14为根据本发明实施例的半导体器件第二实施例的各个制造阶段的示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如背景技术部分所述，传统的具有应力氮化硅薄膜的器件，随着器件特征尺寸的减小，氮化硅薄膜作用到器件上的应变效果减小，不能满足器件性能的需求，为此，本发明提供了一种半导体器件，所述器件包括衬底；衬底中的场效应晶体管；
场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。其中，场效应晶体管为n沟道场效应晶体管时，第一层间介质层为压应力介质材料；场效应晶体管为P沟道场效应晶体管时，第一层间介质层为张应力介质材料。其中，场效应晶体管包括栅区和源漏区，第一层间介质层至少覆盖源漏区和栅区的侧壁，更进一步地，第一层间介质层还覆盖栅区的顶部，所述第一层间介质层的厚度不小于栅区的高度。为了更好地理解本发明的半导体器件，以下根据本发明实施例进行具体的描述，在以下描述的半导体器件的实施例中，场效应晶体管为CMOS，参考图2，图2示出了根据本发明实施例的半导体器件，所述半导体器件包括
衬底200，所述衬底200包括NMOS区域202和PMOS区域201 ；NMOS区域202中的NMOS器件400以及PMOS区域201中的PMOS器件300 ；NMOS器件400上的第一压应力层间介质层212，PMOS器件300上的第一张应力层间介质层210 ；第一压应力层间介质层212和第一张应力层间介质层210上的第二层间介质层214。在本发明实施例中，衬底200可以包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi, GaAs, InP, SiC或金刚石等。根据现有技术公知的设计要求(例如P型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在本实施例中，衬底200具有PMOS区域201和NMOS区域202，所述PMOS区域201与NMOS区域202可以由隔离区301、401相互隔离，隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。在本发明实施例中，衬底中可以包括任意结构的场效应晶体管。在本实施例中，衬底中包括NMOS区域202中的NMOS器件400以及PMOS区域201中的PMOS器件300，可以根据器件设计的需要，设置PMOS器件和NMOS器件的结构。在本实施例中，NMOS器件400包括第一栅区和第一源漏区408，第一栅区可以包括第一栅介质层402、第一栅极404以及第一侧墙406，所述第一栅介质层402可以为高k介质材料，例如HfO2，厚度可以为0. 3-10nm，所述第一栅极404可以为具有压应力金属栅材料，可以为单层或多层结构，例如TaN或者TiN与Al或W的复合层，厚度为可以5_300nm，所述第一侧墙406可以为具有压应力的介质材料，所述第一源漏区408可以为压应力，例如e-Si:C的嵌入源漏区，所述器件还可以进一步包括源漏延伸区和/或晕区(halo)，以及第一源漏区408上的第一金属硅化物层410。在本实施例中，PMOS器件300包括第二栅区和第二源漏区308，第二栅区可以包括第二栅介质层302、第二栅极304以及第二侧墙306，所述第二栅介质层302可以为高k介质材料，例如HfO2，厚度可以为0. 3-10nm，所述第二栅极304可以为具有张应力的金属栅材料，可以为单层或多层结构，例如MoAlN与Al或W的复合层，厚度可以为5-300nm，所述第二侧墙306可以为具有张应力的介质材料，所述第二源漏区308可以为张应力的源漏，例如e-SiGe的嵌入源漏区，所述器件还可以进一步包括源漏延伸区和/或晕区(halo)，以及第二源漏区308上的第二金属硅化物层310。以上NMOS器件和PMOS器件结构和材料仅为示例，本发明并不限于此，可以根据具体需要，设置NMOS器件的结构、各层的材料以及材料应力特性。在本实施例中，第一压应力层间介质层212至少覆盖第一源漏区408和第一栅区406、404的侧壁，所述第一压应力层间介质层的厚度不小于第一栅区的高度，更进一步地，第一压应力层间介质层212可以还覆盖第一栅区406、404的顶部，第一压应力层间介质层212可以为具有压应力的氮化硅，还可以是具有压应力的S0G、掺氟SiO2、掺碳SiO2以及low_k 材料 HSQ(Hydrogen Silsesquioxane)、MSQ(Methylsilsesquioxane)等低粘滞系数二氧化硅基材料或其他合适的压应力介质材料。在本实施例中，所述第一张应力层间介质层210至少覆盖第二栅区304、306的侧壁和第二源漏区308，所述第一张应力层间介质层的厚度不小于第二栅区的高度，更进一步地，第一张应力层间介质层210可以还覆盖第二栅区304、306的顶部，第一张应力层间介质 层210可以为具有张应力的氮化硅，还可以是具有张应力的S0G、掺氟SiO2、掺碳SiO2以及low_k 材料 HSQ (Hydrogen Silsesquioxane)、MSQ (Methylsilsesquioxane)等低粘滞系数二氧化硅基材料或其他合适的压应力介质材料。通过第一压应力层间介质层和第一张应力层间介质层分别增强了对NMOS和PMOS器件的应力作用，由于NMOS的第一压应力层间介质层和PMOS器件的第一张应力层间介质层都为具有相应应力的介质材料，在厚度方向上增强了对器件的应力作用，通过提高作用空间的体积来增强对NMOS和PMOS器件的应力作用。在本实施例中，所述第二层间介质层214可以为任意介质材料，例如 SiO2,惨氟 SiO2,惨碳 SiO2 以及 low_k 材料 HSQ(Hydrogen Silsesquioxane)、MSQ(Methylsilsesquioxane)等低粘滞系数二氧化娃基材料、多孔绝缘材料、空气等。以上对本发明的半导体器件及实施例进行了详细的描述，此外，本发明还提供了上述实施例的半导体器件的制造方法，对于该实施例的半导体器件可以通过前栅工艺或者后栅工艺来制造，以下将分别进行详细描述。第一实施例以下结合图3-图9对上述实施例的半导体器件制造方法的第一实施例进行详细描述。首先，参考图3，在步骤SI I，提供衬底200，所述衬底包括NMOS区域202和PMOS区域 201。在本实施例中，所述衬底200为硅衬底，可以通过对所述衬底进行阱掺杂，分别形成N阱和P阱，其中N阱将会用于形成PMOS器件，P阱将会用于形成NMOS器件，因此，在此实施例中，N阱可以理解为PMOS区域201，P阱可以理解为NMOS区域202。同时，衬底200上还形成有隔离区301、401，所述隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。而后，参考图3，在步骤S12，提供NMOS区域202中的NMOS器件400以及PMOS区域201中的PMOS器件300。在一个实施例中，具体来说，首先，形成NMOS区域和PMOS区域的栅堆叠。通过在衬底上依次形成高k介质材料和伪栅，高k介质材料例如HfO2,厚度为0. 3-10nm,伪栅例如非晶硅或多晶硅，厚度可以为5-300nm，而后，进行图形化，在NMOS区域202和PMOS区域201上形成掩膜，利用干法刻蚀技术，例如反应离子刻蚀(RIE)的方法刻蚀高k介质材料和伪栅，形成NMOS区域202的包括第一栅介质层402和第一伪栅412的第一栅堆叠，以及PMOS区域201的包括第二栅介质层302和第二伪栅312的第二栅堆叠。而后，在所述第一伪栅412的侧壁形成第一侧墙406，以及在所述第二伪栅312的侧壁形成第二侧墙306。可以分别在第一伪栅412和第二伪栅312的侧壁形成具有压应力的第一侧墙406和具有张应力的第二侧墙306，也可以同时在第一伪栅412和第二伪栅312的侧壁形成具有相同介质材料的第一侧墙406和第二侧墙306，所述第一和第二侧墙可以包括一层或多层结构。而后，形成第一源漏区408和第二源漏区308。可以通过多次刻蚀及外延生长的方法，分别在NMOS区域202形成e-Si:C的嵌入源漏区408、PMOS区域201形成e_SiGe的嵌入源漏区308。还可以通过注入p型掺杂物或杂质到PMOS区域201中形成第二源漏区 308，以及注入n型掺杂物或杂质到NMOS区域202中形成第一源漏区408。此外，还可以在形成侧墙后，形成源漏延伸区和/或halo区。而后,还可以通过自对准金属娃化的方法，在第一源漏区408上形成第一金属娃化物层410，以及在第二源漏区308上形成第二金属硅化物层310。自此形成了包括伪栅的NMOS器件和PMOS器件，上述器件的结构以及形成该结构的方法仅为示例，还可以利用其他常规的工艺步骤、材料以及设备来形成该步骤中的器件，本发明不限于此。而后，参考图5，在步骤S13，覆盖第一源漏区408形成第一压应力层间介质层212。可以通过PECVD、ALD、LPCVD, MOCVD, PLD、Sputter或其他合适的方法淀积相对致密的氮化硅，而后形成压应力氮化硅的第一压应力层间介质层212，第一压应力层间介质层同第一栅堆叠等高，覆盖第一源漏区和第一栅堆叠的侧壁，参考图4，而后，去除PMOS区域201上的第一压应力层间介质层212，仅在NMOS区域202上形成第一压应力层间介质层212，参考图5。第一压应力层间介质层212还可以是具有压应力的SOG、掺氟SiO2、掺碳SiO2以及low-k材料 HSQ (Hydrogen Silsesquioxane)、MSQ (Methylsilsesquioxane)等低粘滞系数二氧化娃基材料或其他合适的压应力介质材料。通过第一压应力层间介质层增强了对NMOS器件的应力作用，由于NMOS的第一压应力层间介质层压应力的介质材料，在厚度方向上增强了对器件的应力作用，通过提高作用空间的体积来增强对NMOS器件的应力作用。而后，参考图6，在步骤S14，覆盖第二源漏区308形成第一张应力层间介质层210。可以以通过PECVD、ALD、LPCVD, MOCVD, PLD、Sputter或其他合适的方法淀积氮化硅，而后，通过退火或表面处理工艺去H,形成张应力氮化娃的第一张应力层间介质层210,第一张应力层间介质层和第二栅堆叠等高，覆盖第二源漏区和第二栅堆叠的侧壁，参考图5，而后，去除NMOS区域202上的第一张应力层间介质层210，仅在PMOS区域201上形成第一张应力层间介质层210，参考图6。第一张应力层间介质层210还可以是具有张应力的SOG，掺氟SiO2,惨碳 SiO2 以及 low_k 材料 HSQ(Hydrogen Silsesquioxane)、MSQ(Methylsilsesquioxane)等低粘滞系数二氧化硅基材料或其他合适的张应力介质材料。
可选地，步骤S14还可以在步骤S13之前进行。通过第一张应力层间介质层增强了对PMOS器件的应力作用，由于PMOS器件的第一张应力层间介质层都为张应力的介质材料，在厚度方向上增强了对器件的应力作用，通过提高作用空间的体积来增强对PMOS器件的应力作用。而后，参考图7，在步骤S15，去除第一伪栅412，以及去除第二伪栅312。可以使用湿蚀刻和/或干蚀刻除去第一和第二伪栅，形成第一开口 416和第二开口 316，在一个实施例中，湿蚀刻工艺包括四甲基氢氧化铵(TMAH) KOH或者其他合适蚀刻剂溶液。可选地，可以进一步去除第一栅介质层402和第二栅介质层302，并再次重新形成第一栅介质层和第二栅介质层，以提高栅介质层的质量。而后，参考图8，在步骤S16，在所述第一开口 416中形成第一替代栅404，以及在所述第二开口 316中形成第二替代栅304。可以通过多次淀积和刻蚀，分别在第一开口 416中形成第一替代栅404、在第二开口 316中形成第二替代栅304，第一替代栅404可以为具 有压应力金属栅材料，可以为单层或多层结构，例如MoAlN与Al或W的复合层，第二替代栅304可以为具有张应力的金属栅材料，可以为单层或多层结构，例如TaN或TiN与Al或W的复合层。而后，可选地，参考图9，可以进一步在所述第一压应力层间介质层212和第一替代栅404上形成第二压应力层间介质层213，以及在所述第一张应力层间介质层210和第二替代栅304上形成第二张应力层间介质层211，以进一步增强对NMOS器件和/或PMOS器件的应力作用。而后，参考图9，在步骤S17，在所述第一张应力层间介质层210和第一压应力层间介质层212上形成第二层间介质层214。所述第二层间介质层可以为任意介质材料，例如 SiO2,惨氟 SiO2,惨碳 SiO2 以及 low-k 材料 HSQ (Hydrogen Silsesquioxane)、MSQ(Methylsilsesquioxane)等低粘滞系数二氧化娃基材料、多孔绝缘材料、空气等,可以通过淀积介质材料，并进行平坦化来形成第二层间介质层214。而后，在步骤S18，根据需要完成后续步骤，例如在第一源漏区408及第二源漏区308上形成接触塞216，以及形成后续金属互联结构等。第二实施例以上对采用后栅工艺形成本发明实施例半导体器件的第一实施例进行了详细的描述，下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。首先，参考图10，在步骤S21，提供衬底200，所述衬底包括NMOS区域202和PMOS区域201。同第一实施例步骤S11，不在赘述。而后，参考图10，在步骤S22，提供NMOS区域202中的NMOS器件400以及PMOS区域201中的PMOS器件300。仅形成栅堆叠的步骤不同于第一实施例的步骤S12，其他步骤相同，不在赘述。在此实施例中，通过在衬底上多次淀积、刻蚀以及图形化，分别形成NMOS区域202的包括第一栅介质层402和第一栅极404的第一栅堆叠、PMOS区域201的包括第二栅介质层302和第二栅极304的第二栅堆叠，第一栅极304可以为金属栅材料，例如TaN或TiN与Al或W的复合层，第二栅极404可以为金属栅材料，例如MoAlN与Al或W的复合层。而后形成第一侧墙406、第二侧墙306以及第一源漏区408和第二源漏区308，其中第一栅堆叠402、404和第一侧墙406组成第一栅区，第二栅堆叠302、304和第二侧墙306组成第二栅区。而后，在步骤S23，在NMOS器件上形成第一压应力层间介质层212，以及在PMOS器件上形成第一张应力层间介质层214。在一个实施例中，具体来说，首先可以通过PECVD、LPCVD、PVD、蒸发、旋涂等方式淀积形成覆盖NMOS和PMOS器件的第一压应力层间介质层212，参考图11，例如压应力氮化硅，而后，进行平坦化，但并不暴露第一栅极的顶部，可选地，还可以进一步进行平坦化，暴露第一栅区的顶部，而后去除PMOS器件上的第一压应力层间介质层212，形成覆盖NMOS器件第一栅区侧壁和第一源漏区的第一压应力层间介质层212，或者覆盖第一栅区侧壁、第一栅区顶部和第一源漏区408的第一压应力层间介质层212，参考图12。而后，通过淀积形成覆盖PMOS器件以及第一压应力层间介质层212的第一张应力 层间介质层210，如图12所示，例如张应力氮化硅，并去除第一压应力层间介质层212的第一张应力层间介质层210，而后，进行平坦化，但并不暴露第二栅区的顶部，可选地，还可以进一步进行平坦化，暴露第二栅区的顶部，形成覆盖PMOS器件第二栅区侧壁和第二源漏区的第一张应力层间介质层210，或者覆盖第二栅区侧壁、第二栅区顶部和第二源漏区308的第一张应力层间介质层210,参考图13。可选地，同上述方法，还可以先形成第一张应力层间介质层210，而后形成第一压应力层间介质层212。而后，在步骤S24，在所述第一张应力层间介质层210和第一压应力层间介质层212上形成第二层间介质层214。同第一实施例步骤S17，参考图14。而后，在步骤25，根据需要完成后续步骤，例如在第一源漏区408及第二源漏区308上形成接触塞216，以及形成后续金属互联结构等。以上对采用前栅工艺形成本发明实施例半导体器件的第二实施例进行了详细的描述。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种半导体器件，包括 衬底； 衬底中的场效应晶体管； 场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料； 第一层间介质层上的第二层间介质层。
2.根据权利要求I所述的半导体器件，其特征在于，场效应晶体管为n沟道场效应晶体管时，第一层间介质层为压应力介质材料。
3.根据权利要求I所述的半导体器件，其特征在于，场效应晶体管为p沟道场效应晶体管时，第一层间介质层为张应力介质材料。
4.根据权利要求1-3中任一项所述的半导体器件，其特征在于，场效应晶体管包括栅区和源漏区，第一层间介质层至少覆盖源漏区和栅区的侧壁，所述第一层间介质层的厚度不小于栅区的高度。
5.根据权利要求4所述的半导体器件，其特征在于，第一层间介质层还覆盖栅区的顶部，所述第一层间介质层的厚度不小于栅区的高度。
6.一种半导体器件，包括 衬底，所述衬底包括NMOS区域和PMOS区域； NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件； NMOS器件上的第一压应力层间介质层，PMOS器件上的第一张应力层间介质层； 第一压应力层间介质层和第一张应力层间介质层上的第二层间介质层。
7.根据权利要求6所述的半导体器件，其特征在于，所述NMOS器件包括第一栅区和第一源漏区，第一压应力层间介质层至少覆盖第一源漏区和第一栅区的侧壁，所述第一压应力层间介质层的厚度不小于第一栅区的高度。
8.根据权利要求7所述的半导体器件，其特征在于，第一压应力层间介质层还覆盖第一栅区的顶部，所述第一压应力层间介质层的厚度不小于第一栅区的高度。
9.根据权利要求6-8中任一项所述的半导体器件，其特征在于，所述PMOS器件包括第二栅区和第二源漏区，所述第一张应力层间介质层至少覆盖第二栅区的侧壁和第二源漏区，所述第一张应力层间介质层的厚度不小于第二栅区的高度。
10.根据权利要求9所述的半导体器件，其特征在于，所述第一张应力层间介质层还覆盖第二栅区的顶部，所述第一张应力层间介质层的厚度不小于第二栅区的高度。
11.一种半导体器件的制造方法，所述方法包括 提供衬底，所述衬底包括NMOS区域和PMOS区域； 提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件，NMOS器件包括第一伪栅和第一源漏区，PMOS器件包括第二伪栅和第二源漏区； 覆盖第一源漏区形成第一压应力层间介质层，以及覆盖第二源漏区形成第一张应力层间介质层； 去除第一伪栅，去除第二伪栅，以及重新形成第一替代栅，重新形成第二替代栅； 在所述第一张应力层间介质层和第一压应力层间介质层上形成第二层间介质层。
12.根据权利要求11所述的方法，其特征在于，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一压应力层间介质层和第一替代栅上形成第二压应力层间介质层。
13.根据权利要求11所述的方法，其特征在于，在形成第一替代栅和第二替代栅后，还包括步骤在所述第一张应力层间介质层和第二替代栅上形成第二张应力层间介质层。
14.一种半导体器件的制造方法，所述方法包括 提供衬底，所述衬底包括NMOS区域和PMOS区域； 提供NMOS区域中的NMOS器件以及PMOS区域中的PMOS器件； 在NMOS器件上形成第一压应力层间介质层，以及在PMOS器件上形成第一张应力层间介质层； 在所述第一压应力层间介质层和第一张应力层间介质层上形成第二层间介质层。
15.根据权利要求14所述的制造方法，其特征在于，NMOS器件包括第一栅区和第一源 漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，暴露第一栅区的顶部。
16.根据权利要求14所述的制造方法，其特征在于，NMOS器件包括第一栅区和第一源漏区，形成所述第一压应力层间介质层的步骤包括以第一压应力层间介质层覆盖第一栅区和第一源漏区，并进行平坦化，使第一压应力层间介质层覆盖第一栅区的顶部。
17.根据权利要求14-16中任一项所述的制造方法，其特征在于，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，暴露第二栅区的顶部。
18.根据权利要求14-16中任一项所述的制造方法，其特征在于，PMOS器件包括第二栅区和第二源漏区，形成所述第一张应力层间介质层的步骤包括以第一张应力层间介质层覆盖第二栅区和第二源漏区，并进行平坦化，使第一张应力层间介质层覆盖第二栅区的顶部。
全文摘要
一种半导体器件及其制造方法，所述半导体器件包括衬底；衬底中的场效应晶体管；场效应晶体管上的第一层间介质层，所述第一层间介质层为应力介质材料；第一层间介质层上的第二层间介质层。利用场效应晶体管上的为应力介质材料的第一层间介质层，增加对场效应晶体管器件的应力作用，通过提高作用空间的体积来增强对器件的应力，解决由于空间减小不能满足器件应力需求的问题。
文档编号H01L21/336GK102738233SQ20111009070
公开日2012年10月17日 申请日期2011年4月12日 优先权日2011年4月12日
发明者徐秋霞, 殷华湘, 陈大鹏 申请人:中国科学院微电子研究所