专利名称：半导体装置的制作方法
技术领域：
本发明的实施方式涉及半导体装置。
背景技术：
上下电极结构的功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor :金属氧化物半导体场效应型晶体管)的导通电阻很大程度依存于漂移层的电阻。决定该漂移层电阻的杂质掺杂浓度，根据基极层和漂移层所形成的Pn结的耐压而不能提高到界限以上。因此，对于元件耐压和导通电阻，存在权衡(trade-off)的关系。改善该权衡对低消耗功率元件很重要。该权衡具有取决于元件材料的界限，超过该界限是实现超过现有功率MOSFET的低导通电阻的办法。作为解决该问题的MOSFET的一例，已知有一种在漂移层中填充了被称作超级结 (super junction)结构的ρ型柱状层和η型柱状层的结构。在超级结结构中，一边通过使 P型柱状层和η型柱状层中所含的填充量(杂质量)相同来做出伪的非掺杂层以保持高耐压，一边通过经由高掺杂的η型柱状层地流过电流来实现超过材料界限的低导通电阻。通过这样地使用超级结结构，能够实现超过材料界限的导通电阻与耐压的权衡。由此，能够减小芯片面积、增加工作电流密度。在超级结结构中，越使其横向的周期微细，越可能提高η型柱状层的杂质浓度，实现超过材料界限的低导通电阻。伴随着超级结结构的微细化，MOS栅结构也需要进行微细化。在平面栅结构中微细化具有界限，而采用槽栅结构有效。但是，槽栅结构与平面栅结构相比，在施加了漏极电压时，栅极-漏极间电容 (Cgd)在低电压条件下降低。因此与漏极-源极间电容(Cds)相比，存在以下问题栅极-漏极间电容变小，开关时的栅极的控制性变差，产生开关噪声。
发明内容
本发明的实施方式提供一种开关特性提高的半导体装置。实施方式的半导体装置具备第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。实施方式的另外的半导体装置具备第一导电型的第一半导体层；第一导电型的第二半导体层，设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着第一绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；嵌入电极，在上述槽内，隔着第二绝缘膜设置在上述控制电极之下；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。根据本发明的实施方式，半导体装置的开关特性的提高成为可能。
图1是第一实施方式涉及的半导体装置的主要部分模式图，图1 (a)是图1 (b)的 X-Y位置上的半导体装置的主要部分模式剖视图，图1(b)是从上看图1(a)的A-B位置上的切断面的主要部分模式平面图。图2是用于说明第一实施方式涉及的半导体装置的制造过程的主要部分模式剖视图，图2(a)是在漏极层之上形成半导体层的工序的主要部分模式剖视图，图2(b)是在漏极层之上形成超级结结构的工序的主要部分模式剖视图。图3是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图3(a)是在η型柱状层之上形成η型层的工序的主要部分模式剖视图，图3(b)是在超级结结构之上形成基极层的工序的主要部分模式剖视图。图4是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图4(a)是在基极层的表面上形成源极层的工序的主要部分模式剖视图，图4(b)是形成栅极电极用的槽的工序的主要部分模式剖视图。图5是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图5(a)是形成栅极电极的工序的主要部分模式剖视图，图5(b)是在基极层的表面上形成抗蚀剂层的工序的主要部分模式剖视图。图6是涉及比较例的半导体装置的主要部分模式剖视图。图7是说明Vds与Cds和Cgd的关系的图表。图8是涉及第二实施方式的半导体装置的主要部分模式剖视图。图9是说明第三实施方式的半导体装置的图，图9 (a)是半导体装置的主要部分模式剖视图，图9(b)是说明半导体装置的深度方向与杂质浓度的关系的图表，图9(c)是说明半导体装置的深度方向与电场的关系的图表。图10是说明第四实施方式的半导体装置的图，图10(a)是半导体装置的主要部分模式剖视图，图10(b)是说明半导体装置的深度方向与杂质浓度的关系的图表。图11是涉及第五实施方式的半导体装置的主要部分模式剖视图。图12是说明第六实施方式的半导体装置的图，图12(a)是半导体装置的主要部分模式剖视图，图12(b)是说明半导体装置的深度方向与杂质浓度的关系的图表。
具体实施例方式以下，参照附图，关于本实施方式进行说明。(第一实施方式)图1是涉及第一实施方式的半导体装置的主要部分模式图，图1 (a)是图1 (b)的 X-Y位置上的半导体装置的主要部分模式剖视图，图1(b)是从上看图1(a)的A-B位置上的切断面的主要部分模式平面图。半导体装置1是功率用的半导体器件。在半导体装置1中，在η+型的漏极层(第一半导体层)10之上设置着截面是柱状的η型柱状层(第二半导体层)11和截面是柱状的 P型柱状层(第三半导体层)12。η型柱状层11的导电型是η型(第一导电型)，Ρ型柱状层12的导电型是ρ型(第二导电型)。在半导体装置1中，在大致平行于漏极层10主面的方向上交替地设有η型柱状层11和P型柱状层12。由此，η型柱状层11和ρ型柱状层12 所形成的Pn结就被周期性地配置在漏极层10的主面上。S卩，半导体装置1具有将η型柱状层11和ρ型柱状层12在大致平行于漏极层10 主面的方向上反复周期性地排列的超级结结构。换言之，在将η型柱状层11设为η—型的漂移层的情况下，在该漂移层内周期性地设置有P型柱状层12。η型柱状层11与漏极层10 的主面连接。介于P型柱状层12与漏极层10之间设置有η型柱状层11。关于ρ型柱状层 12的下端，也可以与漏极层10连接。在η型柱状层11和ρ型柱状层12之上设置有ρ型基极层(第四半导体层)13。 在基极层13的表面上选择性地设置有η+型的源极层(第五半导体层)14。设置了源极层 14的基极层13和未设置源极层14的基极层13在大致平行于漏极层10主面的方向上交替地反复排列。在半导体装置1中，从源极层14的表面贯通基极层13并与η型柱状层11相连地设置有槽20t。例如，将槽20t与源极层14相连地从基极层13的表面设置到η型柱状层11 和P型柱状层12的内部。槽20t位于η型柱状层11与ρ型柱状层12之间。换言之，与η 型柱状层11相连有2个槽20t。槽20t在与η型柱状层11相连的同时还与ρ型柱状层12 相连。在槽20t内，经由栅极绝缘膜(第一绝缘膜)20设置有槽状的栅极电极(控制电极)21。栅极电极21经由栅极绝缘膜20与基极层13、源极层14、η型层30和η型柱状层 11邻接。在设置了源极层14的基极层13与η型柱状层11之间设置有含有比η型柱状层 11浓度高的η型杂质的η型层(第六半导体层)30。η型层30的底面位于比栅极电极21 的下端靠近基极层13的位置上。换言之，η型层30的底面与基极层13的底面之间的距离， 比栅极电极21的下端与基极层13的底面之间的距离短。漏极层10与设置在漏极层10之下的漏极电极(第一主电极)81电连接。在基极层13和源极层14之上设置有源极电极80。基极层13和源极层14与源极电极(第二主电极)80电连接。在本实施方式中，将源极电极80侧设为上侧，将漏极电极81侧设为下侧。在半导体装置1的平面中，η型柱状层11和ρ型柱状层12相对于η型柱状层11 和P型柱状层12交替排列的方向，大致垂直地延伸。基极层13、源极层14和栅极电极21相对于η型柱状层11和P型柱状层12交替排列的方向，大致垂直地延伸。即，η型柱状层 11、P型柱状层12、基极层13、源极层14和栅极电极21分别在相同方向上条纹形地延伸。 关于η型层30，也沿基极层13延伸的方向延伸。漏极层10、η型柱状层11、ρ型柱状层12、基极层13、源极层14和η型层30的主要成分例如是硅(Si)。η型柱状层11的杂质浓度高于基极层13的杂质浓度。栅极绝缘膜 20的材质例如是氧化硅(SiO2)。栅极电极21的材质例如是多晶硅(poly-Si)。源极电极 80和漏极电极81的主要成分例如是铝(Al)、铜(Cu)等。关于半导体装置1的制造过程进行说明。图2是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图2(a)是在漏极层之上形成半导体层的工序的主要部分模式剖视图，图2(b)是在漏极层之上形成超级结结构的工序的主要部分模式剖视图。首先，如图2(a)所示，在作为半导体基板的漏极层10主面之上，利用外延生长法形成含有η型杂质的半导体层IlA0半导体层IlA是η型柱状层11的基体材料。然后，如图2(b)所示，在漏极层10之上选择性地形成掩膜90。掩膜90的材质例如是氧化硅(SiO2)。接着，对从掩膜90开口的漏极层10实施刻蚀处理，在漏极层10内选择性地形成槽12t。另外，在槽12t内利用外延生长法形成含有ρ型杂质的ρ型柱状层12。由此，反复周期性地排列了 η型柱状层11和ρ型柱状层12的超级结结构被形成在漏极层10之上。在形成了超级结结构之后除去掩膜90。图3是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图3(a)是在柱状层之上形成η型层的工序的主要部分模式剖视图，图3(b)是在超级结结构之上形成基极层的工序的主要部分模式剖视图。然后，如图3(a)所示，在超级结结构之上形成选择性地开口基极层13的掩膜91。 掩膜91的材质例如是氧化硅(Si02)。接着，在从掩膜91开口的η型柱状层11的上侧注入磷(P)等的η型杂质。由此，在η型柱状层11的上层形成含有比η型柱状层11浓度高的 η型杂质的η型层30。除去掩膜91之后，如图3 (b)所示地在ρ型柱状层12和η型层30之上形成基极层13。由此，在超级结结构之上形成基极层13。图4是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图4(a)是在基极层的表面上形成源极层的工序的主要部分模式剖视图，图4(b)是形成栅极电极用的槽的工序的主要部分模式剖视图。然后，如图4(a)所示地形成选择性地对基极层13表面进行开口的掩膜92。掩膜 92的材质例如是氧化硅(SiO2)。接着，向从掩膜92开口的基极层13注入例如磷⑵等的 η型杂质。由此，就在基极层13的表面上选择性地形成源极层14。在形成了源极层14之后除去掩膜92。然后，如图4 (b)所示地形成选择性地开口基极层13的掩膜93。掩膜93的材质例如是氧化硅(SiO2)。接着，由从掩膜93开口的基极层13的表面到η型柱状层11和ρ型柱状层12的内部，通过刻蚀形成槽20t。图5是用于说明涉及第一实施方式的半导体装置的制造过程的主要部分模式剖视图，图5(a)是形成栅极电极的工序的主要部分模式剖视图，图5(b)是在基极层的表面上形成抗蚀剂层的工序的主要部分模式剖视图。然后，如图5 (a)所示，将槽20t暴露在高温氧化气氛中，在槽20t的内壁形成栅极绝缘膜20。另外，利用CVD (Chemical Vaper Deposition 化学气相沉积)，在槽20t内隔着栅极绝缘膜20形成栅极电极21。除去形成在基极层13和源极层14上面的栅极绝缘膜 20。然后，如图5(b)所示，在基极层13和源极层14之上选择性地形成抗蚀剂层94。 接着，在从基极层13表面突出并且从抗蚀剂层94中表露出来的栅极电极21的表面上进一步形成栅极绝缘膜20。之后，除去抗蚀剂层94，如图1所示地在基极层13和源极层14之上形成源极电极 80。另外，在漏极层10之下形成漏极电极81。利用这样的制造过程形成半导体装置1。关于半导体装置1的作用效果进行说明。在说明半导体装置1的作用效果之前，对涉及比较例的半导体装置100的作用效果进行说明。图6是涉及比较例的半导体装置的主要部分模式剖视图。在涉及比较例的半导体装置100中未设置上述η型层30。在半导体装置100中， 在漏极层10之上设置有η型柱状层11和P型柱状层12。半导体装置100具有将η型柱状层11和P型柱状层12在大致平行于漏极层10主面的方向上反复周期性地排列的超级结结构。在η型柱状层11和ρ型柱状层12之上设置有基极层13。在基极层13的表面上选择性地设置有源极层14。从基极层13表面到η型柱状层11的内部设置有槽20t。在槽 20t内隔着栅极绝缘膜20设置有栅极电极21。栅极电极21经由栅极绝缘膜20而与基极层13、源极层14和η型柱状层11邻接。基极层13和源极层14与源极电极80电连接。漏极层10与设置在漏极层10之下的漏极电极81电连接。当在半导体装置100的开关接通时，若对栅极电极21施加阈值电压以上的电压， 则在栅极电极21隔着栅极绝缘膜20地对置的基极层13中形成沟道。然后，经过源极层 14、沟道、η型柱状层11和漏极层10，在源极电极80与漏极电极81之间流过电流。在半导体装置100的开关断开时，耗尽层从槽20t与η型柱状层11之间、和η型柱状层11与P型柱状层12之间的ρη结界面开始扩展。在超级结结构中，从各个ρη结界面扩展的耗尽层彼此相互连接而完全耗尽化。即使在开关断开时对源极电极80与漏极电极81之间施加高电压，源极电极80与漏极电极81中间的主电流路径被遮断，半导体装置 100也保持高耐压。但是，在半导体装置100中，从槽20t到ρ型柱状层12的距离比从η型柱状层11 的中心到P型柱状层12的距离短。即，在超级结结构完全耗尽化之前，槽20t周边已耗尽化。因此，在半导体装置100中，在漏极电极81与源极电极80之间的电容(Cds)急剧降低之前，栅极电极21与漏极电极81之间的电容(Cgd)已降低。例如，在将漏极电极81与源极电极80之间的电压设为Vds的情况下，图7中示出 Vds与Cds和Cgd的关系。图7 (a)的横轴是电压(Vds)，纵轴是电容(Cds, Cgd)。0 7(b)的横轴是电压(Vds)，纵轴是电容比(Cgd/Cds)。图7中括号内的1、100表示半导体装置1、 半导体装置100。使用图7(a)，对漏极电极81与源极电极80之间的电容(Cds)的变化进行说明。在施加电压的初始阶段(0 V1)中，Vds处于比较低的电压状态。该阶段中，P型柱状层12与η型柱状层11的结面积大，因此Cds示出较大值。但是，当变成V1以上时，在超级结结构中从各个Pn结界面扩展的耗尽层彼此之间相互连接，因此超级结结构完全耗尽化。从而，在V1以上，Cds急剧减少。在Cds急剧减少后，超级结结构已完全变成耗尽层， 因此即使Vds增加，Cds也示出大致一定的值。关于该Cds的变化，在具备超级结结构的半导体装置1、100中可能发生。然后，使用图7(a)，对栅极电极21与漏极电极81之间的电容(Cgd)的变化进行说明。首先对涉及比较例的半导体装置100的Cgd的变化进行说明。在施加电压的初始阶段(0 V1)中，Vds处于比较低的电压状态。槽20t与η型柱状层11相连的面积小于P型柱状层12与η型柱状层11的结面积。从而，初始阶段中的 Cgd小于Cds。另外，在超级结结构完全耗尽化之前，槽20t周边进行耗尽化。因此，在Cds 在电压V1以上、急剧降低之前，Cgd已降低。对此，在涉及第一实施方式的半导体装置1中，在邻接的槽20t中间设置有含有比 η型柱状层11杂质高的η型层30。从而，在施加了 Vds时，由于η型层30的存在，槽20t周边比半导体装置100难以耗尽化。由此，在半导体装置1中，在比电压V1高的电压侧，Cgd 急剧下降。使用图7 (b)，关于电容比(Cgd/Cds)的变化进行说明。在半导体装置1、100中，通过向栅极电极21输入栅极信号来控制开关工作。漏极电极81的电压变化由Cds和Cgd的充放电来决定。若Cgd小，则Cds的充放电优先，难以利用栅极电流控制漏极电极81的电压。在这样的状态下容易产生开关噪声。在涉及比较例的半导体装置100中，由于在比Cds下降的电压低的Vds下，Cgd下降，因此存在Cgd/Cds急剧下降的电压(V2)。即、存在栅极电极21导致的控制性显著变差的电压。从而，半导体装置100中容易产生开关噪声。对此，在半导体装置1中不存在Cgd/Cds急剧下降的电压。因此，半导体装置1与半导体装置100相比，栅极的控制性提高，不易产生开关噪声。再有，图7中示出了 Cgd在高电压下比Cds下降的特性，但在Cgd和Cds按相同电压下降的情况下，Cgd/Cds不会急剧下降而得到同样效果。此外，在半导体装置1中，通过距基极层13下端更深地构成η型层30，可能会使 Cgd更大。但是，通过使高浓度的η型层30的底面位于比槽20t底部浅的位置上，能够抑制槽20t底部的电场聚焦。由此，在半导体装置1中，栅极绝缘膜20的耐压性和栅极电极21 的开关控制的可靠性提高。象这样，半导体装置1的开关噪声比半导体装置100的开关噪声降低。下面关于其他实施方式进行说明。在以下的说明和附图中，在与半导体装置1相同的结构要素上标记同一符号。关于与半导体装置1相同的结构要素，根据需要省略说明。(第二实施方式)
图8是涉及第二实施方式的半导体装置的主要部分模式剖视图。半导体装置2是半导体装置1的变形例。在半导体装置2中，在被2个槽20t所夹持的、设置在η型层30之上的基极层13的表面上，未设置源极层14。即，在η型层30之上的基极层13的表面上未设置源极层14。半导体装置2的源极层14被选择性地设置在经由槽20t与η型层30之上的基极层13相邻接的基极层13的表面上。η型层30的底面位于比栅极电极21下端更靠近基极层13的位置上。η型层30的底面与基极层13的底面之间的距离，比栅极电极21的下端与基极层13的底面之间的距离短。由于在半导体装置2中，也在基极层13与η型柱状层11之间邻接有η型层30，因此具有与半导体装置1同样的作用效果。在半导体装置1、2中成为基极层13与η型层30的结部电场增加、在该结部中容易发生雪崩击穿的结构。但是，在半导体装置2中，在η型层30之上的基极层13的表面上未设置源极层 14。因此，在半导体装置2中不形成由源极层14/基极层13/η型层30产生的寄生双极型晶体管。从而，在半导体装置2中即使流过由雪崩击穿产生的霍尔电流，也不易引起寄生双极型晶体管的误工作。其结果，半导体装置2比半导体装置1具有高雪崩耐量。(第三实施方式)图9是说明第三实施方式的半导体装置的图，图9 (a)是半导体装置的主要部分模式剖视图，图9(b)是说明半导体装置的深度方向与杂质浓度的关系的图表，图9(c)是说明半导体装置的深度方向与电场的关系的图表。图9 (a)中示出的半导体装置3具有将η型柱状层11和ρ型柱状层12在大致平行于漏极层10主面的方向上反复周期性地排列的超级结结构。在η型柱状层11和P型柱状层12之上设置有基极层13。在基极层13的表面上选择性地设置有源极层14。源极层14 从η型柱状层11之上的基极层13的表面延伸到ρ型柱状层12之上的基极层13的表面。槽20t从源极层13表面贯通源极层14、基极层13和η型层30而直至η型柱状层 11。槽20t设置在η型柱状层11的中心。在槽20t内隔着栅极绝缘膜20设置有栅极电极 21。栅极电极21经由栅极绝缘膜20与基极层13、源极层14、n型层30和η型柱状层11邻接。η型层30的底面位于比栅极电极21的下端更靠近基极层13的位置上。η型层30的底面与基极层13的底面之间的距离，比栅极电极21的下端与基极层13的底面之间的距离短。由于在半导体装置3中η型层30也同样与槽20t邻接，因此在半导体装置3的开关断开时，超级结结构完全耗尽化之后，槽20t周边进行耗尽化。从而，在半导体装置3中， 栅极绝缘膜20的耐压和栅极电极21的开关控制的可靠性也提高。此外，若将高浓度的η型层30设置在基极层13的正下方，则基极层13正下方的电场增加，但在半导体装置3中，使ρ型柱状层12上半部分的浓度高于η型柱状层11上半部分的浓度(参照图9(b))。在半导体装置3中，使ρ型柱状层12下半部分的浓度低于η 型柱状层11下半部分的浓度。由此，在半导体装置3中，超级结结构的中央部分的电场变强(参照图9(c))。从而，在半导体装置3中，基极层13正下方的电场变弱，雪崩击穿不是在基极层13 的正下方，而是在P型柱状层12的中央部分容易发生。由此，在半导体装置3中得到稳定的耐压。此外，即使由于雪崩击穿，半导体装置3内流过大电流，但由于基极层4正下方的电场较弱而不易产生负电阻。其结果，在半导体装置3中得到高雪崩耐量。(第四实施方式)图10是说明第四实施方式的半导体装置的图，图10(a)是半导体装置的主要部分模式剖视图，图10(b)是说明半导体装置的深度方向与杂质浓度的关系的图表。图10(a)中示出的半导体装置4是半导体装置3的变形例。在半导体装置4中， 在基极层13与ρ型柱状层12之间设置有含有ρ型杂质的ρ型层(第七半导体层)31。ρ 型层31含有比ρ型柱状层12浓度高的ρ型杂质。ρ型层31与η型层30邻接。在半导体装置4中设置了槽20t，结果，耗尽层容易从槽20t向大致平行于漏极层 10主面的方向伸展。因此，在槽20t周边，能够与缩窄单元间距时同样地使超级结结构的杂质浓度变高。因此，能够在P型柱状层12之上形成含有比P型柱状层12杂质浓度高的高浓度的P型层31。从而，可能会使与ρ型层31邻接的η型层30的杂质浓度成为更高的浓度。其结果，在半导体装置4中，导通电阻进一步降低。此外，通过形成高浓度的ρ型层31，Cds相对于Vds的变化被进一步缓和。由此，在半导体装置4中更不易产生开关噪声。此外，通过如图10 (b)所示地使P型层31成为比η型层30低的浓度，从而半导体装置4的电场分布成为与图9(c)同样的电场分布。由此，在半导体装置4中，栅极绝缘膜 20的耐压性和栅极电极21的开关控制的可靠性提高。(第五实施方式)图11是涉及第五实施方式的半导体装置的主要部分模式剖视图。半导体装置5是半导体装置3的另外的变形例。在半导体装置5中，邻接的2个槽 20t从基极层13的表面贯通基极层13和η型层30地直至η型柱状层11。2个槽20t与η 型柱状层11相连。即，2个槽20t与η型柱状层11相连而未与ρ型柱状层12相连。在由 2个槽20t所夹持的基极层13的表面上未设置源极层14。选择性地设置在基极层13上的源极层14与各个槽20t邻接。η型层30的底面位于比栅极电极21的下端靠近基极层13 的位置上。η型层30的底面与基极层13的底面之间的距离，比栅极电极21的下端与基极层13的底面之间的距离短。通过在η型柱状层11之上设置2个槽20t，Cgd进一步增加。此外，通过使邻接的槽20t的间隔变宽，使槽20t与ρ型柱状层12的间隔变窄，可能会使雪崩击穿时产生的电流选择性地流向邻接的槽20t间的基极层13。另外，在半导体装置5中，在邻接的槽20t间的基极层13上未设置源极层14。因此，在半导体装置5中不形成由源极层14/基极层13/n 型层30形成的寄生双极型晶体管。从而，在半导体装置5中即使流过由雪崩击穿产生的霍尔电流，也不易引起寄生双极型晶体管的误工作。其结果，半导体装置5具有高雪崩耐量。(第六实施方式)图12是说明第六实施方式的半导体装置的图，图12(a)是半导体装置的主要部分模式剖视图，(b)是说明半导体装置的深度方向与杂质浓度的关系的图表。在图12(a)示出的半导体装置6中，在漏极层10之上设置有η-型的漂移层(第二半导体层)15。换言之，在半导体装置6中，在漏极层10之上设置有未配置ρ型柱状层 12的漂移层15。在漂移层15之上设置有η型层30。在η型层30之上设置有基极层13。即，在基极层13与漂移层15之间设置有含有比漂移层15浓度高的η型杂质的η型层30。 在基极层13的表面上选择性地设置有源极层14。从源极层14的表面贯通基极层13地直到漂移层15的内部，设置有比槽20t深的槽25t。槽25t与漂移层15相连。在槽25t的上侧隔着栅极绝缘膜20设置有槽状的栅极电极21。栅极电极21经由栅极绝缘膜20与基极层13、源极层14、η型层30和漂移层15 邻接。η型层30的底面位于比栅极电极21的下端更靠近基极层13的位置。η型层30的底面与基极层13的底面之间的距离，比栅极电极21的下端与基极层13的底面之间的距离短。在栅极电极21之下，隔着场板(7〗一> F >一卜)绝缘膜(第二绝缘膜)25 地设置有场板电极26 (嵌入电极)。场板电极沈例如与源极电极80电连接。象这样，在半导体装置6中，在漂移层15内未设有超级结结构，而是设有场板结构。对半导体装置6的作用效果进行说明。若在半导体装置6的开关接通时，对栅极电极21施加阈值电压以上的电压时，则在隔着栅极绝缘膜20而与栅极电极21对置的基极层13中形成沟道。经过源极层14、沟道、η型层30、漂移层15和漏极层10，在源极电极80与漏极电极81之间流过电流。在半导体装置6的开关断开时，耗尽层从槽25t与漂移层15的界面向η型层30 侧和漂移层15侧延展。若在漂移层15中耗尽层彼此连接，则漂移层15完全耗尽化，如上所述地Cds急剧下降。在此，若未设置η型层30，则与涉及比较例的半导体装置100同样地，在漂移层15 完全耗尽化之前，栅极绝缘膜20的周边事先已耗尽化。该情况下，在漏极电极81与源极电极80之间的电容(Cds)急剧降低之前，栅极电极21与漏极电极81之间的电容(Cgd)已降低。该情况下如上所述地容易产生开关噪声。对此，在半导体装置6中设置有η型层30，因此即使施加Vds，栅极绝缘膜20的周边也不易耗尽化。即，在Cds急剧降低之后Cgd下降。从而Cgd/Cds的急剧下降被抑制。其结果，在半导体装置6中不易产生开关噪声。象这样，在漂移层15内设置了场板结构的半导体装置6中，也能够利用η型层30 控制Cgd下降的电压。此外，除了使漂移层15的深度方向的杂质浓度为一定以外，如图12(b)所示地使漏极电极81侧杂质浓度高于源极电极80侧的结构也包括在本实施方式中。通过使漏极电极81侧杂质浓度高于源极电极80侧，能够一边维持高耐压，一边拉低导通电阻。此外，通过使高浓度的η型层30的底面位于比栅极电极21的下端浅的位置， 从而栅极绝缘膜20的耐压性和栅极电极21的开关控制的可靠性提高。以上，本实施方式不限定于这些具体例。即，本领域技术人员对这些具体例适当加以设计和变更后的方式，只要具备本实施方式的特征，都包含在本发明的范围内。另外，上述各具体例所具备的各要素和其配置、材料、条件、形状、尺寸等，不只限定于上述例示，可以适当变更。关于各个实施方式，各自不是独立的方式，可以适当合成。例如，在本实施方式中，假设第一导电型为η型，第二导电型为ρ型进行了说明，但也可以假设第一导电型为 P型，第二导电型为η型进行实施。
例如，栅极电极21、超级结结构、场板结构的平面图形不限于条状，还可以形成为格子形、锯齿形和蜂窝形。例如，已示出了 ρ型柱状层12和场板绝缘膜25未与漏极层10相连的结构，但也可以与漏极层10相连进行实施。此外，作为半导体材料，举例了硅(Si)，但作为半导体材料，例如还可以例举碳化硅(SiC)、氮化镓(GaN)等的化合物半导体和金刚石等的宽带隙半导体。此外，在半导体装置的制造方法中，不限于图2 图5中例示的制造工艺。例如， 关于超级结结构的制造，除了利用外延生长形成柱状层的制造过程以外，反复多次进行离子注入和填充结晶生长的制造工艺、利用使加速电压变化的离子注入形成柱状层的制造工艺也包括在本实施方式中。尽管已经描述了特定的实施方式，但仅是通过例子表现了这些实施方式，而并不是要限定本发明的范围。实际上，可以用多种其他的方式来实施本文所描述的新的实施方式。另外，采用本文所描述的实施方式形式的各种省略、替代和改变都可以在不脱离本发明精神的情况下做出。所附的权利要求和它们的等效内容就是要覆盖落入本发明的范围和精神内的这些形式或变形。
权利要求
1.一种半导体装置，其特征在于，具备 第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上； 第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上； 控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层并与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接； 第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间， 上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于，从垂直于上述第一半导体层主面的方向观察，上述第二半导体层、上述第三半导体层、 上述第四半导体层、上述第五半导体层和控制电极分别在相同方向上延伸。
3.根据权利要求1所述的半导体装置，其特征在于，上述槽与上述第二半导体层相连，并且还与上述第三半导体层相连。
4.根据权利要求1所述的半导体装置，其特征在于，上述第六半导体层的底面与上述第四半导体层的底面之间的距离，比上述控制电极的下端与上述第四半导体层的底面之间的距离短。
5.根据权利要求1所述的半导体装置，其特征在于， 上述第二半导体层连接有2个上述槽。
6.根据权利要求5所述的半导体装置，其特征在于，在被上述2个上述槽所夹持的、设置在上述第二半导体层之上的上述第四半导体层的表面上，未设置上述第五半导体层。
7.根据权利要求5所述的半导体装置，其特征在于，上述第六半导体层被上述2个上述槽所夹持，在被上述2个上述槽所夹持的上述第六半导体层之上所设置的上述第四半导体层的表面上，未设置上述第五半导体层。
8.根据权利要求1所述的半导体装置，其特征在于，在通过上述槽与设置在上述第六半导体层之上的上述第四半导体层邻接的上述第四半导体层的表面上，选择性地设置着上述第五半导体层。
9.根据权利要求1所述的半导体装置，其特征在于， 上述槽设置在上述第二半导体层的中心部。
10.根据权利要求1所述的半导体装置，其特征在于，上述第五半导体层从上述第二半导体层之上的上述第四半导体层的表面延伸到上述第三半导体层之上的上述第四半导体层的表面。
11.根据权利要求1所述的半导体装置，其特征在于，上述第三半导体层上半部分的杂质浓度高于上述第二半导体层上半部分的杂质浓度。
12.根据权利要求1所述的半导体装置，其特征在于，上述第三半导体层下半部分的杂质浓度低于上述第二半导体层下半部分的杂质浓度。
13.根据权利要求1所述的半导体装置，其特征在于，还具备第二导电型的第七半导体层，该第七半导体层设置在上述第四半导体层与上述第三半导体层之间，含有比上述第三半导体层的杂质浓度高的杂质。
14.根据权利要求5所述的半导体装置，其特征在于， 上述第七半导体层与上述第六半导体层邻接。
15.根据权利要求13所述的半导体装置，其特征在于，上述第七半导体层的杂质浓度低于上述第六半导体层的杂质浓度。
16.根据权利要求1所述的半导体装置，其特征在于，上述第二半导体层连接有2个上述槽，上述2个上述槽未与上述第三半导体层相连。
17.根据权利要求16所述的半导体装置，其特征在于，在被上述2个上述槽所夹持的上述第四半导体层的表面上，未设置上述第五半导体层。
18.一种半导体装置，其特征在于，具备 第一导电型的第一半导体层；第一导电型的第二半导体层，设置在上述第一半导体层之上； 第二导电型的第四半导体层，设置在上述第二半导体层之上； 第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上； 控制电极，隔着第一绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层并与上述第二半导体层相连的槽内；嵌入电极，在上述槽内，隔着第二绝缘膜设置在上述控制电极之下；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间，上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。
19.根据权利要求18所述的半导体装置，其特征在于，上述第六半导体层的底面与上述第四半导体层的底面之间的距离，比上述控制电极的下端与上述第四半导体层的底面之间的距离短。
20.根据权利要求18所述的半导体装置，其特征在于， 上述嵌入电极与上述第二主电极电连接。
全文摘要
本发明的实施方式的半导体装置具备第一导电型的第一半导体层；第一导电型的第二半导体层和第二导电型的第三半导体层，在大致平行于上述第一半导体层主面的方向上交替地设置在上述第一半导体层之上；第二导电型的第四半导体层，设置在上述第二半导体层和上述第三半导体层之上；第一导电型的第五半导体层，选择性地设置在上述第四半导体层的表面上；控制电极，隔着绝缘膜设置在从上述第五半导体层表面贯通上述第四半导体层地与上述第二半导体层相连的槽内；第一主电极，与上述第一半导体层连接；第二主电极，与上述第四半导体层和上述第五半导体层连接；和第一导电型的第六半导体层，设置在上述第四半导体层与第二半导体层之间。上述第六半导体层的杂质浓度高于上述第二半导体层的杂质浓度。
文档编号H01L29/06GK102339861SQ20111011307
公开日2012年2月1日 申请日期2011年3月18日 优先权日2010年7月16日
发明者小野升太郎, 山下浩明, 斋藤涉, 渡边美穗, 谷内俊治 申请人:株式会社东芝