专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。本发明尤其涉及具有外延的源漏延伸区的半导体器件及其制造方法。
背景技术：
当前，数以百万的半导体器件被集成在一起以形成超大规模集成电路。图I示出常规的半导体器件(晶体管)的截面图。晶体管一般包括半导体衬底(出于简明起见，此处未不出)上的栅极电介质层140和栅极电介质层140上的栅极层150。在栅极电介质层140和栅极层150的侧壁上形成有侧壁间隔件160和165。晶体管一般还包括基本上与侧壁间隔件165的外边缘相对准的一对源漏区110。此外，一对源漏延伸区120形成在半导体衬底的表面区域中，并延伸到栅极电介质层140和栅极层150之下。沟道·区130形成在一对源漏延伸区120之间、栅极电介质层140之下的半导体衬底中。随着晶体管的特征尺寸不断地缩小，希望源漏延伸区120的结深浅(或厚度小)以减小结电容(CjuJ，并且还希望源漏延伸区120的激活掺杂剂浓度高以减小积累电阻(RaJ，从而增大晶体管的驱动电流。为了上述目的，通常对于通过离子注入所形成的源漏延伸区进行退火，尤其是激光熔化/亚熔退火。但是，本发明的发明人对此进行了深入研究，发现通过离子注入和激光熔化/亚熔退火所形成的源漏延伸区的结深以及激活掺杂剂浓度有待进一步的改善。顺便提及的是，虽然通常使用SMS (二次离子质谱术)来测量激光熔化/亚熔退火之后的掺杂剂分布，但是SIMS并不能辨别掺杂剂是否被激活。因此，本发明的发明人意识到，需要一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。
发明内容
鉴于以上问题提出本发明。本发明的一个目的是提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。根据本发明的第一方面，提供了一种半导体器件，其特征在于，所述半导体器件包括位于衬底上的栅极结构；位于所述栅极结构两侧的含锗半导体层；在所述含锗半导体层之间外延生长的被掺杂的外延半导体层；所述含锗半导体层与所述外延半导体层的底面位于同一水平面上；其中，所述外延半导体层用作沟道区，并且含锗半导体层用作源漏延伸区。优选地，所述含锗半导体层为P型掺杂的锗外延层，其掺杂浓度为lE15-lE17cm_3。优选地，所述被掺杂的外延半导体层为被N型掺杂的锗外延层，其掺杂浓度为lE13-lE15cm_3。
优选地,所述外延半导体层与所述含锗半导体层的厚度均为5 50nm。优选地，所述半导体器件为PMOS晶体管。优选地，所述半导体器件还包括位于所述被掺杂的外延半导体层上的高K栅极电介质层和金属栅极层。优选地，所述高K栅极电介质层在所述金属栅极层的底面和周围形成为U形。优选地，所述外延半导体层与所述含锗半导体层的厚度均为约20nm。根据本发明的另一方面，提供了一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤在半导体衬底上形成含锗半导体层，在含锗半导体层上形成被图案化的叠层结构，所述叠层结构从下至上依次包括位于所述含锗半导体层上的栅极电介质层和栅 极层；在所述叠层结构的两侧形成侧壁间隔件和层间电介质层；去除所述栅极电介质层和栅极层以暴露出下面的含锗半导体层；去除所暴露的含锗半导体层以暴露出所述半导体衬底；在所暴露的半导体衬底上外延生长被掺杂的外延半导体层。优选地，所述含锗半导体层为P型掺杂的锗外延层，其掺杂浓度为lE15-lE17cm_3。优选地，所述外延半导体层为N型掺杂的锗外延层，其掺杂浓度为lE13-lE15cm_3。优选地，所述外延半导体层被外延生长为与所述含锗半导体层的厚度相同，所述厚度为5 50nm。优选地，在形成所述外延半导体层之后，进一步包括在所述外延半导体层上形成高K栅极电介质层和金属栅极层。优选地，所述外延半导体层与所述含锗半导体层的厚度均被形成为约20nm。优选地，所述去除所暴露的含锗半导体层部分暴露出衬底的至少一部分的步骤包括利用反应性离子蚀刻方法来进行所述去除所述暴露的含锗半导体层的步骤部分。优选地，所述高K栅极电介质层在所述金属栅极层的底面和周围形成为U形。根据本发明，可以提供一种源漏延伸区的结深浅(或厚度小)且激活掺杂剂浓度高的半导体器件及其制造方法。
被包含于说明书中并构成其一部分的附图示出本发明的实施例，并与描述一起用于解释本发明的原理。要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。图I示意性地示出常规的半导体器件的截面图。图2示意性地示出根据本发明的半导体器件的制造方法的一个实施例的流程图。图3A 3F示意性地示出根据本发明的半导体器件的制造方法的所述一个实施例中的各步骤的截面图。从参照附图对示例性实施例的以下详细描述，本发明的目的、特征和优点将变得明显。
具体实施例方式下面参照附图详细描述本发明的示例性实施例。应注意，以下的描述在本质上仅是示例性的。除非另外特别说明，否则，在实施例中阐述的部件、步骤、数值等并不限制本发明的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。下面将以晶体管为例对本发明进行描述。在阅读了本发明之后，本领域技术人员可以在将本发明应用于任何可以使用此处所教导的技术方案的精神和实质的场合中。下面将参照图2以及图3A 3F详细描述本发明的半导体器件的制造方法的一个实施例。其中，图2示意性地示出了根据本发明的一个实施例的流程图。图3A 3F示意性地示出了根据本发明的一个实施例中的半导体器件的制造方法的各步骤的截面图。要注意的是，图2中的各步骤并不一定都是必需的，而是可以根据情况而省略其中的某些步骤。首先，在图2的步骤210中，在半导体衬底300上形成含锗半导体层320，在含锗半导体层320上形成被图案化的叠层结构，所述叠层结构从下至上依次包括栅极电介质层340和栅极层350 (参见图3A)。
半导体衬底300可以是本领域已知的任何类型的衬底，诸如体硅衬底、绝缘体上硅(SOI)衬底等。另外，在半导体衬底300中例如可以形成有多个隔离区域，诸如浅沟槽隔离(STI)区域(图中未示出)。含锗半导体层320的材料不受特别限制，只要其处于晶体态并且与以下将形成的外延半导体层相匹配即可。例如，含锗半导体层320可以为SiGe层，其中Ge的浓度为30 40原子％。另外，含锗半导体层320的厚度例如可以为5 50nm。在本发明的一些实施例中，含锗半导体层320的厚度小于20nm，甚至小于10nm。如以下将要描述的，经过一系列处理后的含锗半导体层320将作为抬高的源漏延伸区。根据所要形成的MOS晶体管的种类，可以适当地选择掺杂剂的类型。例如，当要形成NMOS晶体管时，可以采用AsH3和PH3作为掺杂剂；当要形成PMOS晶体管时，可以采用B2H6作为掺杂剂。在一个实施例中，含锗半导体层320是P型掺杂的锗外延层。本领域技术人员可以选择适当的工艺来形成该P型掺杂的锗外延层。在一个实施例中，形成该锗外延层的条件例如可以为=H2的流量为10 50SLM，例如为30SLM，作为Ge源的GeH4的流量为100 300SCCM，可选地，还可以引入HC1，其流量例如为10 100SCCM，摩尔比为I 99的B2H6和H2的混合物，流量为100-500SCCM，温度为约400-600°C，并且压力为约O. 05-1. O托。栅极电介质层340的材料不受特别限制，其例如可以为硅氧化物或硅氮化物等。栅极层350的材料不受特别限制，其例如可以为多晶硅等。可以利用本领域已知的方法通过沉积、图案化和蚀刻等来形成所述叠层结构。接下来，在图2的步骤220中，参见图3B，可以在栅极层两侧形成侧壁间隔件360和365、层间电介质层370。侧壁间隔件360、365和层间电介质层370的材料和形成方法不受特别限制。例如，侧壁间隔件360、365可以分别为硅氮化物和硅氧化物。可以通过覆盖性好且温度低的原子层沉积(ALD)形成侧壁间隔件360、365。在通过沉积和蚀刻形成侧壁间隔件360、365之后，进行层间电介质层370的沉积，然后进行化学机械抛光(CMP)，以得到如图3B的结构。之后，在图2的步骤230中，去除栅极层350和栅极电介质层340，暴露出含锗半导体层320的一部分，由此形成沟槽375 (参见图3C)。去除栅极层350和栅极电介质层340的方法不受特别限制。例如，可以采用包括干蚀刻和湿蚀刻的各种方法来选择性地蚀刻掉栅极层350和栅极电介质层340，从而形成沟槽375，由此暴露出含锗半导体层320的至少一部分。在一个实施例中，以侧壁间隔件360作为掩模蚀刻含锗半导体层320，从而在沟槽375的底部暴露出部分含锗半导体层320。接下来，在图2的步骤240中，对暴露的含锗半导体层320进行蚀刻，以暴露出部分衬底300，以及在暴露的衬底两侧保留含锗半导体层320 (参见图3D)。在一个实施例中，去除在沟槽375底部暴露的全部含锗半导体层320。蚀刻含锗半导体层320可以在以下工艺条件下进行其中，可以使用摩尔比为3 97至30 70的H2O2和H2O的混合物在室温下进行蚀刻，对含锗半导体层320进行蚀刻的更具体的细节可以参见 N. Cerniglia 和 P. Wang 在 Journal of the ElectrochemicalSociety 上发表的"Dissolution of Germanium in Aqueous Hydrogen PeroxideSolution " , vol. 109, No. 6 (1962) pp508-512 ；以及 M. F. EHMAN 等人在 Journal ofMaterials Science上发表的"Characterisation of Thin Surface Films on Germaniumin Various Solvents by Ellipsometry" ,6(1971), pp969_973。可以利用反应性离子蚀刻来蚀刻含锗半导体层320。 当含锗半导体层320为SiGe层时，蚀刻层320的条件例如可以为HCL蒸汽的流量为约200SCCM，H2的流量为约10SLM，温度为约650°C，以及压力约为760托。当然，本领域技术人员还可以选择其他适当的蚀刻方式。在图2的步骤250中，如图3E所示，在所暴露的部分衬底上，在残留的含锗半导体层部分320之间外延生长被掺杂的半导体层345。在一个实施例中，被掺杂的外延半导体层345为N型掺杂的锗外延层，其掺杂浓度为lE13-lE15cm_3。选择性外延生长步骤仅在存在用作“籽晶”的原子的位置处进行。因此，在沟槽375两侧的含锗半导体层320之间选择性外延生长被掺杂的外延半导体层345。在一个实施例中，所述选择性外延生长的条件如下作为Ge源的GeH4的流量为50 200SCCM，例如为100SCCM，HCl的流量例如为30 100SCCM，H2的流量为10-20SLM，例如为10SLM，温度为约550-700°C，并且压力为约0. 1-0. 3托。在外延半导体层345为SiGe层时，在一个实施例中，所述选择性外延生长的条件如下=SiH4的流量例如为50 300SCCM，GeH4的流量例如为50 200SCCM，HC1的流量例如为30 100SCCM，H2的流量为10-20SLM，例如为10SLM，温度为约550-700°C，并且压力为约
0.1-0. 3 托。然后，在沟槽375中依次形成高K栅极电介质层385和金属栅极层355 (参见图3F)。高K栅极电介质层385的材料不受特别限制，其例如可以为Hf0、HfSi0、La0、Zr0、ZrSiO, TaO、BST、BaTiO, SrTiO, Y0、Α10、PbScTaO、PbZnNb 等。高 K 栅极电介质层 355 的厚度例如小于60人。如图3F所示，所形成的高K栅极电介质层385不仅覆盖沟槽375的底部，而且还覆盖沟槽375的侧壁，S卩，高K栅极电介质层385基本上为U形。在沟槽375中形成作为衬里层(lining layer)的高K栅极电介质层385之后,在沟槽375中进行沉积和平坦化而形成金属栅极层355，从而得到如图3F所示的高K栅极电介质层385为U形，并且金属栅极层355被高K栅极电介质层385包围的结构。金属栅极层355的材料不受特别限制。例如，对于η型金属栅极层355，可以使用Hf、Zr、Ti、Ta、Al、HfC, ZrC, TiC、TaC, AlC等，其功函数约为3. 9 4. 2eV，并且其厚度例如为100 2000 A；对于P型金属栅极层355，可以使用Ru、Pa、Pt、Co、Ni、RuO等，其功函数约为4. 9 5. 2eV,并且其厚度例如为50 1000人。根据以上的处理，形成了一种半导体器件(参见图3F)。在所述半导体器件中，与图3B所示的半导体器件不同，栅极电介质层340和栅极层350被替换为高K栅极电介质层385和金属栅极层355。在本发明的后高K电介质后栅极的工艺中，在形成用作源漏延伸区的外延半导体层320之后再形成高K栅极电介质层385，由此避免了由于外延生长时的还原性气体所导致的高K栅极电介质层的劣化。相比之下，在先高K电介质先栅极的工艺中，当利用外延方法来形成源漏延伸区时，由于外延生长时的还原性气体所导致的高K栅极电介质层的还原性反应，因此高K栅极电介质层被劣化。至此，已经详细描述了本发明的半导体器件及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域公知的一些细节。本领域技术人员根据上面的描述，可以容易地明白如何实施这里公开的技术方案。·虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。对于本领域技术人员而言显然的是，可以在不背离本发明的范围和精神的条件下修改以上的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。
权利要求
1.一种半导体器件，其特征在于，所述半导体器件包括 位于衬底上的栅极结构； 位于所述栅极结构两侧的含锗半导体层； 在所述含锗半导体层之间外延生长的被掺杂的外延半导体层； 所述含锗半导体层与所述外延半导体层的底面位于同一水平面上； 其中，所述外延半导体层用作沟道区，并且含锗半导体层用作源漏延伸区。
2.如权利要求I所述的半导体器件，其特征在于，所述含锗半导体层为P型掺杂的锗外延层，其掺杂浓度为lE15-lE17cm_3。
3.如权利要求I所述的半导体器件，其特征在于，所述被掺杂的外延半导体层为被N型掺杂的锗外延层，其掺杂浓度为lE13-lE15cm_3。
4.如权利要求1-3中任意一项所述的半导体器件，其特征在于，所述外延半导体层与所述含锗半导体层的厚度均为5 50nm。
5.如权利要求I所述的半导体器件，其特征在于，所述半导体器件为PMOS晶体管。
6.如权利要求I所述的半导体器件，其特征在于，所述半导体器件还包括位于所述被掺杂的外延半导体层上的高K栅极电介质层和金属栅极层。
7.如权利要求6所述的半导体器件，其特征在于，所述高K栅极电介质层在所述金属栅极层的底面和周围形成为U形。
8.如权利要求4所述的半导体器件，其特征在于，所述外延半导体层与所述含锗半导体层的厚度均为约20nm。
9.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤 在半导体衬底上形成含锗半导体层； 在所述含锗半导体层上形成被图案化的叠层结构，所述叠层结构从下至上依次包括位于所述含锗半导体层上的栅极电介质层和栅极层； 在所述叠层结构的两侧形成侧壁间隔件和层间电介质层； 去除所述栅极电介质层和栅极层以暴露出下面的含锗半导体层； 去除所暴露的含锗半导体层以暴露出所述半导体衬底； 在所暴露的半导体衬底上外延生长被掺杂的外延半导体层。
10.如权利要求9所述的方法，其特征在于，所述含锗半导体层为P型掺杂的锗外延层，其掺杂浓度为lE15-lE17cm_3。
11.如权利要求9所述的方法，其特征在于，所述外延半导体层为N型掺杂的锗外延层，其掺杂浓度为lE13-lE15cm_3。
12.如权利要求9-11中任意一项所述的方法，其特征在于，所述外延半导体层被外延生长为与所述含锗半导体层的厚度相同，所述厚度为5 50nm。
13.如权利要求9-11中任意一项所述的方法，其特征在于，在形成所述外延半导体层之后，进一步包括在所述外延半导体层上形成高K栅极电介质层和金属栅极层。
14.如权利要求12所述的方法，其特征在于，所述外延半导体层与所述含锗半导体层的厚度均被形成为约20nm。
15.如权利要求9所述的方法，其特征在于，所述去除所暴露的含锗半导体层部分暴露出衬底的至少一部分的步骤包括利用反应性离子蚀刻方法来进行所述去除所述暴露的含锗半导体层的步骤部分。
16.如权利要求9所述的方法，其特征在于，所述高K栅极电介质层在所述金属栅极层的底面和周围形成为U形。
全文摘要
本发明涉及半导体器件及其制造方法。所述半导体器件包括位于衬底上的栅极结构，位于所述栅极结构两侧的含锗半导体层，在所述含锗半导体层之间外延生长的被掺杂的外延半导体层，所述含锗半导体层与所述外延半导体层的底面位于同一水平面上。其中，所述外延半导体层用作沟道区，并且含锗半导体层用作源漏延伸区根据本发明，能够有利地使得源漏延伸区的结深浅(或厚度小)且掺杂浓度高。
文档编号H01L29/78GK102891175SQ20111020127
公开日2013年1月23日 申请日期2011年7月19日 优先权日2011年7月19日
发明者三重野文健 申请人:中芯国际集成电路制造(北京)有限公司