专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种具有不同器件尺寸的半导体器件及其制造方法。
背景技术：
鳍式场效应晶体管(FinFET)由于对短沟道效应的良好控制而倍受关注。图I中示出了现有的FinFET器件的透视图。如图I所示，该FinFET包括体Si半导体层100 ;在体Si半导体层100上形成的鳍片101 ;跨于鳍片101上的栅堆叠102，栅堆叠102例如包括栅介质层和栅电极层(未示出)；以及隔离层(如SiO2) 103。在该FinFET中，在栅电极的控制下，在鳍片101中具体地在鳍片101的三个侧面(图中左、右侧面以及顶面)中产生导电沟道。也即，鳍片101位于栅电极之下的部分充当沟道区，源、漏区则分别位于沟道区两侧。在图I的示例中，FinFET形成于体半导体层上，但是FinFET也可以形成于其他形式的衬底如绝缘体上半导体(SOI)衬底上。另外，图I所示的FinFET由于在鳍片101的三个侧面上均能产生沟道，从而也称作3栅FET。例如，通过在鳍片101的顶壁与栅堆叠102之间设置隔离层(例如氮化物等)来形成2栅FET，此时鳍片101的顶面没有受到栅电极的控制从而不会产生沟道。尽管FinFET相对于常规金属氧化物半导体场效应晶体管(MOSFET)提供了改进的性能，但是也带来了一些设计挑战。具体来说，常规MOSFET对于器件宽度基本上无限制，而FinFET通常具有相同高度的鳍片。这是因为为了便于鳍片的光刻构图，不同FinFET中鳍片的物理宽度需要保持一致。换言之，为了控制晶体管的导通电流和截止电流，常规MOSFET提供两个参数沟道的宽度W和长度L ;而FinFET仅提供一个参数=FinFET的长度L，这是因为鳍片的高度是固定的，因此沟道宽度固定。因此，对于给定的晶体管长度L(定义了导通电流与截止电流之比)，来自单个鳍片的导通电流量是固定的。然而，在高性能集成电路中经常需要具有不同导通电流的晶体管。一种改变导通电流的方式是通过改变鳍片的高度来改变相应器件的驱动能力。由于只改变了垂直方向上的尺寸，从而不会增加布局面积。但是，目前尚不存在有效改变鳍片高度的手段。因此，需要一种新的半导体制造工艺，使其能够在同一晶片上集成具有不同器件尺寸或鳍片高度的多个半导体器件。
发明内容
本发明的目的是提供一种新的半导体器件结构及其制造方法。根据本发明，能够在半导体层上分别形成不同高度的鳍片，进而形成具有不同尺寸的器件。根据本发明的一个方面，提供了一种半导体器件，其包括半导体层；对所述半导体层构图而形成的第一鳍片，所述第一鳍片具有第一顶面和第一底面；对所述半导体层构图而形成的第二鳍片，所述第二鳍片具有第二顶面和第二底面；其中，所述第一顶面与所述第二顶面持平，所述第一底面和第二底面接于所述半导体层，且所述第二鳍片的高度高于所述第一鳍片的高度。可选的，所述半导体器件还包括跨于相应鳍片上形成的栅堆叠。优选的，所述栅堆叠与半导体层之间通过隔离层相互隔开。优选的，在所述鳍片的顶部和栅堆叠之间还形成有硬掩膜层。根据本发明的另一个方面，提供了一种制造半导体器件的方法，该方法包括提供半导体层；以及在半导体层的第一区域和第二区域对所述半导体层进行构图以分别形成第一鳍片和第二鳍片；其中，所述第一鳍片具有第一顶面和第一底面，所述第二鳍片具有第二顶面和第二底面，所述第一顶面与所述第二顶面持平，所述第一底面和第二底面接于所述
半导体层，且所述第二鳍片的高度高于所述第一鳍片的高度。其中，所述构图步骤包括在所述第一区域和第二区域对所述半导体层进行构图，以分别形成所述第一鳍片以及所述第二鳍片的一部分；以及在所述第二区域对所述半导体层继续构图，以形成所述第二鳍片的其余部分。可选的，还包括跨于相应鳍片形成栅堆叠的步骤。其中，形成栅堆叠的步骤包括在所述半导体层上所述第一鳍片和第二鳍片各自的两侧形成隔离层；在所述隔离层上跨于所述第一鳍片和第二鳍片依次形成栅介质层和栅电极层；以及对栅电极层进行构图，以形成栅堆叠。其中，在形成栅堆叠的步骤中还对栅介质层进行构图。其中，还在栅介质层与栅电极层之间形成功函数调节层，以及在形成栅堆叠的步骤中还对所述功函数调节层进行构图。其中，所述构图步骤使用硬掩膜层作为构图掩膜。如上所述，根据本发明的半导体器件及其制造方法，通过在同一半导体层上分别进行不同深度的刻蚀工艺，形成多个不同高度的鳍片，从而提供了具有不同宽度的沟道且因此具有不同驱动能力的器件。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中图I中示出了现有的FinFET器件的透视图；图2示出了根据本发明实施例的半导体器件的示意透视图；图3-图10示出了根据本发明实施例的半导体器件制造方法的各工艺步骤。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的而放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。本发明的半导体器件包括半导体层(如体Si层)，在该半导体层中接于该半导体层形成若干具有不同高度的鳍片。本发明中，通过在半导体层中进行选择性构图而形成不同高度的鳍片。根据实际需要，也可以使得某两个或多个鳍片具有相同的高度。本发明中，由于可以形成具有不同高 度的鳍片，从而提供具有不同宽度的沟道，并因此提供具有不同驱动能力的器件。图2示出了根据本发明实施例的一示例性半导体器件的示意透视图。如图2所示，该半导体器件包括半导体层I以及对半导体层I构图而形成的第一鳍片Fin-ι和第二鳍片Fin-2，第一鳍片Fin-I和第二鳍片Fin_2具有不同的高度。在该实施例中，第二鳍片Fin-2的高度高于第二鳍片Fin-I的高度。在图2中，在第一鳍片Fin-I和第二鳍片Fin_2的顶部上还示出了硬掩膜层200。本领域技术人员应当理解，可以不存在这种硬掩膜层。
在此，第一鳍片Fin-I具有第一顶面和第一底面，第二鳍片Fin-2具有第二顶面和第二底面。由于第一鳍片Fin-I和第二鳍片Fin-2由相同的半导体层I构图而形成，因此它们的顶面(即，第一顶面和第二顶面)相持平(对应于半导体层I构图之前的顶面)。在本发明中，第一鳍片Fin-I和第二鳍片Fin-2的底面(S卩，第一底面和第二底面)接于半导体层I。在此，所述的“接于”是指鳍片与半导体层之间直接接触，并不存在其他材料层。存在这样一种情况在半导体层之下另外还存在其他层如衬底时，鳍片可以贯穿整个半导体层(即，利用整个厚度的半导体层来形成该厚度的鳍片)。这时，该鳍片的底面与半导体层的底面相重合。在本公开中，将这种情况也认为是鳍片“接于”半导体层，因为鳍片与半导体层之间并不存在其他材料层。在本发明中，由于鳍片的底面接于半导体层，因此最终形成的器件可以具有良好的散热性能。在此，鳍片的高度是指鳍片的顶面距其底面的高度。具体地，第一鳍片Fin-I的高度是第一顶面距第一底面的高度，第二鳍片Fin-2的高度是第二顶面距第二底面的高度。在本发明中，通过对半导体层的不同区域分别进行不同刻蚀深度的选择性构图，从而在同一半导体层中形成了具有不同高度的鳍片(确定器件的沟道宽度)。这两个高度不同的鳍片Fin-I和Fin_2可以用于形成不同的器件,例如但不限于用于分别形成P型FET和η型FET，从而更为有效地控制不同器件的阈值电压，并改善器件的性能。该半导体器件还包括跨于相应鳍片上的栅堆叠500 (可以包括栅介质层5、功函数调节层6和栅电极层7，参见图10)。栅堆叠500与半导体层I之间通过隔离层4-1/2而相互隔开。如图2所示，每个器件各自的栅堆叠可以按照设计而彼此电隔离。图3-图10示出了根据本发明实施例的半导体器件制造方法的各工艺步骤。在以下，以Si基材料为例进行描述，但是应该理解的是，本发明并不限于Si基材料，而是可以应用于其他各种半导体材料。
如图3所示，首先提供半导体层I。该半导体层I例如可以是体半导体材料的半导体衬底，或者是位于衬底如SOI衬底等上的半导体层。半导体层I可以包括各种半导体材料如Si、Ge、SiGe或III-V族化合物半导体材料等。在半导体层I上依次淀积形成氧化物(如氧化硅)层2和氮化物(如氮化硅)层3。例如，氧化物层约为2-5nm厚，氮化物层约为10-50nm厚。该氧化物层和氮化物层在随后用作硬掩膜层200。另外，在氮化物层上形成构图的光刻胶PR。该构图的光刻胶PR位于将要形成鳍片的区域。接下来，如图4所示，对硬掩膜层200进行构图。具体地，利用构图的光刻胶PR作为掩膜，对氮化物层3进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于氧化物层2。然后，继续对氧化物层2进行刻蚀如RIE，该刻蚀停止于半导体层1，从而形成构图后的硬掩膜层200-1和200-2。最后去除光刻胶PR。接下来，如图5所示，利用构图的硬掩膜层200-1和200- 2作为掩膜，对半导体层I进行构图如RIE，从而在该半导体层I中形成具有相同高度的第一鳍片Fin-I和第二鳍片Fin-2的一部分。例如，可以通过RIE工艺参数如离子能量、刻蚀时间等，根据器件设计要求来控制刻蚀深度，从而控制得到的鳍片的高度。然后，如图6所示，通过保护层例如光刻胶PR，覆盖左侧区域(“第一区域”)，并继续对右侧区域(“第二区域”)的半导体层I进行构图如RIE，以形成所述第二鳍片Fin-2的其余部分。刻蚀后，第二鳍片Fin-2的高度变得比第一鳍片Fin-I更高。这里，同样可以通过RIE工艺参数如离子能量、刻蚀时间等，根据器件设计要求来控制刻蚀深度，从而进一步控制第二鳍片的高度。最后，去除保护层PR，得到如图7所示的结构。如图7所示，在第一区域中包括第一鳍片Fin-I，该第一鳍片形成在半导体层I中，且顶部具有硬掩膜层200-1 ;在第二区域中包括第二鳍片Fin-2，该第二鳍片也形成在半导体层I中，但具有更高的高度，且其顶部具有硬掩膜层200-2。在此需要指出的是，硬掩膜层200-1/2可以在随后的处理中予以去除。可以看到，在本发明中，通过对半导体层的不同区域分别进行不同刻蚀深度的选择性构图，在同一半导体层中形成了具有不同高度的鳍片。接下来，如图7和8所示，在半导体层上在鳍片两侧形成隔离层。具体地，首先如图7所示，在整个结构上淀积一层氧化物层4，如高密度等离子(HDP)氧化物(例如SiO2)。该氧化物层4的底部厚，而位于鳍片侧面上的部分薄。然后，如图8所示，对氧化物层4进行各向同性回蚀，以露出鳍片的两个侧面，从而在第一鳍片和第二鳍片各自的两侧形成隔尚层4_1/2。然后，如图9和10所示，形成栅堆叠。具体地，如图9所示，横跨鳍片，例如通过淀积依次形成栅介质层5和栅电极层7。例如,栅介质层5为2-4nm厚的高k栅介质,如Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 等；栅电极层 7 可以包括多晶硅或金属栅电极，如Ti、Co、Ni、Al、W等。优选地，在栅介质层5与栅电极层7之间还形成有功函数调节层6。功函数调节层例如可以包括TiN、TiAlN, TaN, TaAlN, TaC等。接着，如图10所示，进行构图形成最终的栅堆叠。具体地，可以对栅电极层7、功函数调节层6(以及，可选地对栅介质层5)进行构图(如RIE刻蚀)，使得各个栅堆叠之间电气绝缘，从而得到栅堆叠500-1/2。在图10所示的示例中，并未对栅介质层5进行构图；但是本发明不限于此，也可以对栅介质层5进行构图。
在此之后，可以同常规工艺中一样，制作源/漏区、金属互连等，完成最终的器件。这样，就得到了根据本发明的半导体器件。该器件的透视图类似于图2中的透视图(图2中没有示出栅堆叠的具体结构)。可以看到，根据本发明的实施例，通过对半导体层进行构图，使得在第一区域中半导体层的其余部分相对于鳍片部分下凹一定深度(在此，称为“第一深度”)，在第二区域中半导体层的其余部分相对于鳍片部分下凹一定深度(在此，称为“第二深度”)。通过使得第一区域和第二区域中下凹的深度不同(即，第一深度不等于第二深度)，可以在第一区域和第二区域提供具有不同高度的鳍片，其中鳍片的高度分别对应于第一深度和第二深度。在本发明的实施例中，虽然仅示例性的显示了 2个鳍片的实施例，但本发明的显 然可以适用于更多数目鳍片的情形。此时，只需要按照本发明的制造方法，相应的调整刻蚀深度和增加刻蚀步骤即可，在此不再赘述。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能
结合使用。应当理解的是，本发明的上述具体实施方式
仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
权利要求
1.一种半导体器件，包括 半导体层； 对所述半导体层构图而形成的第一鳍片，所述第一鳍片具有第一顶面和第一底面；对所述半导体层构图而形成的第二鳍片，所述第二鳍片具有第二顶面和第二底面；其中，所述第一顶面与所述第二顶面持平，所述第一底面和第二底面接于所述半导体层，且所述第二鳍片的高度高于所述第一鳍片的高度。
2.根据权利要求I所述的半导体器件，还包括跨于相应鳍片上形成的栅堆叠。
3.根据权利要求2所述的半导体器件，所述栅堆叠与半导体层之间通过隔离层相互隔开。
4.根据权利要求2所述的半导体器件，在所述鳍片的顶部和栅堆叠之间还形成有硬掩膜层。
5.一种制造半导体器件的方法，该方法包括 提供半导体层；以及 在半导体层的第一区域和第二区域对所述半导体层进行构图以分别形成第一鳍片和第二鳍片； 其中，所述第一鳍片具有第一顶面和第一底面，所述第二鳍片具有第二顶面和第二底面，所述第一顶面与所述第二顶面持平，所述第一底面和第二底面接于所述半导体层，且所述第二鳍片的高度高于所述第一鳍片的高度。
6.根据权利要求5述的方法，其中所述构图步骤包括 在所述第一区域和第二区域对所述半导体层进行构图，以分别形成所述第一鳍片以及所述第二鳍片的一部分；以及 在所述第二区域对所述半导体层继续构图，以形成所述第二鳍片的其余部分。
7.根据权利要求5述的方法，还包括跨于相应鳍片形成栅堆叠的步骤。
8.根据权利要求7述的方法，其中，形成栅堆叠的步骤包括 在所述半导体层上所述第一鳍片和第二鳍片各自的两侧形成隔离层； 在所述隔离层上跨于所述第一鳍片和第二鳍片依次形成栅介质层和栅电极层；以及 对栅电极层进行构图，以形成栅堆叠。
9.根据权利要求8述的方法，其中，在形成栅堆叠的步骤中还对栅介质层进行构图。
10.根据权利要求8述的方法，其中，还在栅介质层与栅电极层之间形成功函数调节层，以及 在形成栅堆叠的步骤中还对所述功函数调节层进行构图。
11.根据权利要求5述的方法，其中，所述构图步骤使用硬掩膜层作为构图掩膜。
全文摘要
一种半导体器件及其制造方法。所述半导体器件包括半导体层；对所述半导体层构图而形成的第一鳍片，对所述半导体层构图而形成的第二鳍片；所述第一鳍片与第二鳍片的顶面持平，二者的底面接于所述半导体层，且第二鳍片的高度高于第一鳍片的高度。根据本发明，能够在同一晶片上集成具有不同尺寸的多个半导体器件，从而能够缩短工艺流程并降低制造费用，并提供具有不同驱动能力的器件。
文档编号H01L21/336GK102956702SQ20111025393
公开日2013年3月6日 申请日期2011年8月31日 优先权日2011年8月31日
发明者朱慧珑, 尹海洲, 骆志炯 申请人:中国科学院微电子研究所