半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，具体来说，涉及一种在应用于制造具有金属硅化物层的半导体元件时有效的技术。
背景技术：
随着半导体器件的集成度的增加，已经根据缩放规则缩小了场效应晶体管 (MISFET 金属绝缘体半导体场效应晶体管)。然而，栅电极以及源极/漏极区域的电阻增力口，导致以下问题即使当场效应晶体管缩小时，也不能获得高速操作。为了解决这一问题， 开发了 filicide (Self Aligned Silicide,自对准硅化物)技术，其中在形成栅电极的导电膜和形成源极/漏极区域的半导体区域中的每个的表面之上通过自对准形成低电阻的金属硅化物层诸如硅化镍层或硅化钴层，由此减少栅电极和源极/漏极区域的电阻。在日本未审专利公开No. 2010-114449(专利文献1)中，公开了以下内容在半导体衬底的主表面之上形成即使在高温下也保持相稳定性和膜稳定性且包含NiSi (镍单硅化物nickel monosilicide)的硅化物层。还公开了上述硅化物层包含例如Pt (钼)等。[现有技术文献][专利文献][专利文献1]日本未审专利公开No. 2010-114449[专利文献2]日本未审专利公开No. 2002-14150
发明内容
随着半导体器件尺寸缩小，需要减少在场效应晶体管的源/漏区域和栅电极中的每个的上表面之上形成的硅化物层的膜厚度。然而，当硅化物层的厚度减少时，硅化物层物理上是不稳定的且在半导体衬底中异常地生长。结果，在栅电极之下的半导体衬底中，形成了主要包含NiSi2的硅化物层。在这种情况下，由于结泄漏电流引起的泄漏问题可能增加， 由此降低半导体器件的可靠性，因此，难以减少硅化物层的膜厚度。近年来，在用于形成硅化物层的自对准硅化物工艺中，使形成在半导体衬底之上的金属膜与栅电极、源极区域、漏极区域的一部分反应来形成硅化物层。因而，采用以下方法是常用的手段其中通过两个分开的步骤来执行退火处理(热处理)。在这种情况下，在作为第二热处理的第二退火处理中，半导体衬底在比作为第一热处理的第一退火处理更高的温度下加热。
然而，当在约500°C至600°C的高温下执行第二热处理以形成极薄的硅化物层(具有例如不超过14nm的膜厚度)时，由于热处理的极高温度所以难以抑制硅化物层的异常生长。另一方面，当使用灯型或导热型退火装置等来执行第二热处理时，难以形成具有均勻膜厚度的硅化物层。因此，当不能精确地控制硅化物层的膜厚度且在硅化物层中出现晶体 (晶粒)的异常生长等时，泄漏电流容易在半导体衬底和硅化物层之间流动，等等，导致硅化物层的降低的结泄漏特性的问题。在日本未审专利公开No. 2002-141504[专利文献2]中，公开了使用例如微波退火工艺在不超过850°C的温度下执行热处理不超过60秒的时间段，以便形成硅化物层。另夕卜，描述了 通过在形成硅化物层的步骤中使用例如微波退火工艺等来执行第一热处理，随后在与第一热处理相同或不同的条件下执行第二热处理，可以激活硅化物层。由此，公开了使用微波的热处理也在第一退火中使用。然而，如果如专利文献2中所示第一热处理将使用微波来执行，则出现以下问题 与使用导热型退火装置等执行第一热处理的情况下相比，在硅化物层中的结泄漏电流增力口。本申请发明人发现其原因如下。即，利用微波可能偶尔难以均勻地加热具有附接到其整个表面的纯金属的半导体衬底。如果包含例如硅的半导体衬底直接利用微波加热，则由于后续的热处理诸如第二热处理或形成互连的步骤，与使用导热型退火装置等来加热半导体衬底之上的金属膜来执行第一热处理的情况下相比，更可能出现硅化物层的异常生长。本发明的一个目的在于提供一种技术，用于改善具有硅化物层的半导体器件的结泄漏特性。通过本说明书和附图中的描述，本发明的上述和其它目的以及新颖特征将变得明
Mo以下是对本申请中公开的本发明的代表性实施例的概要的简要描述。S卩，一种制造本发明的半导体器件的方法，包括以下步骤(a)制备半导体衬底； (b)在半导体衬底中形成半导体区域；(c)在包括半导体区域的半导体衬底之上形成金属膜；(d)执行第一热处理以使金属膜选择性地与半导体区域反应，并在半导体区域之上形成金属硅化物层；(e)在步骤(d)之后，去除金属膜的未反应部分，以在半导体区域之上保留金属硅化物层；(f)在步骤(e)之后，执行第二热处理；以及(g)在步骤(f)之后，在包括金属硅化物层的半导体衬底之上形成绝缘膜。在步骤(d)中，使用导热型退火装置执行第一热处理。在步骤(f)中，使用微波退火装置执行第二热处理。以下是对根据本申请中公开的本发明的代表性实施例获得的效果的简要描述。根据代表性实施例，可以改善具有其中在半导体衬底的表面之上形成金属硅化物层的元件的半导体器件的可靠性。


图1是示出作为本发明实施例的半导体器件的主要部分横截面图；图2(a)至图2(d)是示出在作为本发明实施例的半导体器件以及作为比较示例的半导体器件的相应金属硅化物层中的Pt浓度分布的表，其中图2(a)是示出比较示例的η 沟道MISFET的每个金属硅化物层中的Pt浓度分布的表；图2 (b)是示出比较示例的ρ沟道 MISFET的金属硅化物层中的Pt浓度分布的表；图2(c)是示出作为本发明实施例的η沟道MISFET的每个金属硅化物层中的Pt浓度分布的表；以及图2(d)是示出作为本发明实施例的ρ沟道MISFET的金属硅化物层中的Pt浓度分布的表；图3是在制造步骤期间作为本发明实施例的半导体器件的主要部分横截面图；图4是在图3的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图5是在图4的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图6是在图5的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图7是在图6的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图8是在图7的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图9是在图8的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图10是在图9的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图11是在图10的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图12是在图11的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图13是以切开关系示出本发明实施例中的导热型退火装置的一部分的平面图；图14是示出本发明实施例中的导热型退火装置的一部分的平面图；图15是沿着图14的线A-A的横截面图；图16是示出本发明实施例中的导热型退火装置的一部分的横截面图；图17是示出导热型退火装置的横截面图；图18是示出作为比较示例的批量型退火装置的横截面图；图19是示出作为另一比较示例的灯型退火装置的横截面图；图20是示出微波退火装置的横截面图；图21是在图12的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图22是在图21的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图23是在图22的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图；图M是均示出金属硅化物层的膜厚度与结泄漏电流之间的关系的曲线图；图25是均示出第二热处理的温度和结泄漏电流之间的关系的曲线图；图沈是均示出在半导体器件中的结泄漏电流的累积频率分布的曲线图；图27是均示出金属硅化物层进行相变的温度的曲线图；图观是均示出使用微波退火装置进行加热的时间和半导体衬底的温度的曲线图；图四是均示出第二加热处理的温度和Pt偏析程度之间的关系的曲线图；图30是作为本实施例的变体的半导体器件的主要部分横截面图；图31是均示出金属硅化物层的宽度和金属硅化物层的薄膜电阻之间关系的曲线图32是均示出金属硅化物层的宽度和金属硅化物层的薄膜电阻之间关系的曲线图；图33是均示出金属硅化物层和半导体衬底之间的界面的平坦性的曲线图；图34是均示出金属硅化物层和半导体衬底之间的界面的平坦性的曲线图；以及图35是示出作为比较示例的半导体器件的主要部分横截面图。
具体实施例方式下面将参照附图具体描述本发明的实施例。应注意的是，在用于图示该实施例的所有附图中，由同样的参考标号标示具有同样功能的构件，并且省略其重复说明。另外，在下面的实施例中，除非特别必需否则原则上将不重复相同或相似部件的描述。将参照图1和图2描述本实施例的半导体器件。图1是其中在半导体衬底1之上形成MIS (金属绝缘体半导体)型FET (场效应晶体管)(以下简称为MISFET)的半导体器件的横截面图。如图1所示，半导体衬底1的主表面具有第一区域和第二区域，该第一区域和第二区域由形成在半导体衬底1的上表面中的隔离区域4隔开。在每个第一区域中的半导体衬底1的主表面中，形成具有P型沟道的MISFET (ρ沟道MISFET Qp)。在每个第二区域中的半导体衬底1的主表面中，形成具有η型沟道的MISFET (η沟道MISFET Qn) 0ρ沟道MISFET Qp具有栅电极汕，该栅电极汕经由栅绝缘膜7形成在η型阱6 之上，该η型阱6是通过将η型杂质(例如P(磷))引入到半导体衬底1的主表面中得到的η型沟道半导体层；以及源极/漏极区域，该源极/漏极区域形成在半导体衬底1的主表面中使得栅电极8b正下方的η型阱6插入在其间。在由例如多晶硅膜形成的栅电极8b的两个侧壁之上，形成均由氧化硅膜等形成的侧壁11。在位于侧壁11下方的半导体衬底1的主表面中，形成P_型半导体区域10a，p_型半导体区域IOa是以相对低浓度引入了 ρ型杂质 (例如8(硼))的半导体区域。在『型半导体区域IOa相对于栅电极8b正下方的区域向外的区域中，即，在位于P_型半导体区域IOa和隔离区域4之间的半导体衬底1的主表面中，形成P+型半导体区域10b，p+型半导体区域IOb中以比p_型半导体区域IOa中更高的浓度引入了 P型杂质(例如B(硼))。源极/漏极区域由ρ—型半导体区域IOa和ρ+型半导体区域IOb形成。类似地，η沟道MISFET Qn具有栅电极8a，该栅电极8a经由栅绝缘膜7形成在ρ 型阱5之上，该ρ型阱5是通过将ρ型杂质(例如B (硼))引入到半导体衬底1的主表面中得到的P型沟道半导体层；以及源极/漏极区域，该源极/漏极区域形成在半导体衬底1 的主表面中使得栅电极8a正下方的ρ型阱5插入在其间。在由例如多晶硅膜形成的栅电极8a的两个侧壁之上，形成侧壁11。在位于侧壁11下方的半导体衬底1的主表面中，形成 n_型半导体区域9a，η—型半导体区域9a是以相对低的浓度引入了 η型杂质(例如P (磷)) 的半导体区域。在位于η_型半导体区域9a和隔离区域4之间的半导体衬底1的主表面中， 形成n+型半导体区域9b，n+型半导体区域9b中以比n_型半导体区域9a中更高的浓度引入了 η型杂质(例如P (磷))。源极/漏极区域由η—型半导体区域9a和η+型半导体区域 9b形成。在η+型半导体区域％、ρ+型半导体区域IOb以及栅电极8a和汕的相应上表面之上，形成金属硅化物层41，金属硅化物层41均包含NiSi (单镍硅化物(mono-nickel silicide))和Pt(钼)，NiSi是Ni(镍)和Si(硅)的化合物。包括η沟道MISFET Qn、p 沟道MISFET Qp、金属硅化物层41、侧壁11和隔离区域4的半导体衬底1的主表面经由用作刻蚀停止膜的薄绝缘膜42覆盖有绝缘膜43，该绝缘膜43是厚层间绝缘膜。接触孔从绝缘膜43的上表面到金属硅化物层41的上表面延伸穿过绝缘膜43。在金属硅化物层41之上的接触孔中，形成插塞45，该插塞45用于向η沟道MISFET Qn和ρ沟道MISFET Qp提供预定电势。插塞45是主要包含例如W(钨)的耦合构件。金属硅化物层41用于降低在均由诸如钨之类的金属材料形成的插塞45和主要由硅形成的半导体衬底1之间的接触电阻，并且将插塞45欧姆耦合到源极/漏极区域的η+型半导体区域 9b和ρ+型半导体区域IOb并且欧姆耦合到栅电极8a和Sb。在绝缘膜43和插塞45之上，经由停止绝缘膜51形成用作层间绝缘膜的绝缘膜 52。在绝缘膜52中，形成使插塞45的上表面暴露的多个互连沟槽53。在互连沟槽53中， 经由阻挡导体膜M掩埋互连55，该互连55用于向η沟道MISFET Qn和ρ沟道MISFET Qp 提供预定电势。注意，阻挡导体膜M是用于防止在互连55中主要包含的Cu (铜)扩散到绝缘膜52和43等中的阻挡膜。注意，在图1中未示出在栅电极8a和Sb、插塞45以及互连 55正上方的接触孔，因为它们不形成在图1所示区域中，而是形成在其它区域中。本实施例的半导体器件的特有特征在于，每个金属硅化物层41包含Pt (钼)，并且，在金属硅化物层41的底部表面处，即在金属硅化物层41和半导体衬底1之间的界面处，Pt的浓度在ρ沟道MISFET Qp中比在η沟道MISFET Qn中高。相反，在金属硅化物层41 的上表面处，Pt的浓度在η沟道MISFET Qn中比在ρ沟道MISFETQp中高。也就是，在η沟道MISFET Qn的每个金属硅化物层41中，与存在于其底表面处相比，Pt更大量地存在(偏析)于其上表面处。另一方面，在ρ沟道MISFET Qp的每个金属硅化物层41中，与存在于其上表面处相比，Pt更大量地存在(偏析)于其底表面处。注意，这里提到的偏析是指诸如Pt之类的材料集中地扩散到某个结构的特定区域中并以比在前述结构的其他区域中更高的密度存在的状态或者材料密度在某一结构的区域中比在作为比较对象的另一结构的等同区域中高的状态。具有这种Pt分布的金属硅化物层41是通过执行两个热处理来形成的，这两个热处理是当形成金属硅化物层41时执行的使得例如导热型退火装置而不是微波退火装置用于第一热处理(第一退火处理)并且微波退火装置用于第二热处理(第二退火处理)，如稍后将描述的。注意，稍后将描述微波退火装置、导热型退火装置和其它退火装置。如稍后将详细描述的，当使用例如导热型退火装置而不是微波退火装置执行第一热处理并且使用微波退火装置执行第二热处理时，与其中使用微波退火装置执行第一热处理的情况或者其中使用灯型退火装置或导热型退火装置执行第二热处理的情况相比可以降低金属硅化物层41中的结泄漏电流。这是因为通过如上所述将导热型退火装置等而不是微波退火装置用于第一热处理并且将微波退火装置用于第二热处理来形成金属硅化物层41，可以防止金属硅化物层的异常生长并且准确地控制极薄的金属硅化物层41的膜厚度。此外，ρ沟道MISFET Qp的特性使得当金属硅化物层41中的Pt在金属硅化物层 41和半导体衬底1之间的界面处偏析时，金属硅化物层41和半导体衬底1之间的接触电阻减小，从而提高半导体器件的性能。相反，η沟道MISFET Qn的特性使得当金属硅化物层41 中的Pt在金属硅化物层41和半导体衬底1之间的界面处偏析时，金属硅化物层41和半导体衬底1之间的接触电阻增加，从而降低半导体器件的性能。也就是，在P沟道MISFET Qp 中，优选地使Pt在金属硅化物层41的底表面处更大量地偏析，而在η沟道MISFET Qn中， 优选地使Pt在金属硅化物层41的上部中比在其底表面处更大量地偏析。当在第一热处理中使用微波退火装置时或者当在第二热处理中使用灯型退火装置或导热型退火装置时，在P沟道MISFET Qp和η沟道MISFET Qn的每一个中，Pt在金属硅化物层41的上表面中偏析。这在η沟道MISFET Qn中不引起任何问题，但在ρ沟道MISFETQp 中引起半导体衬底1和金属硅化物层41之间的接触电阻增加的问题。这里，图2(a)至图2(d)示出表明金属硅化物层中Ni (镍)、Si (硅)和Pt (钼) 的相应量之比的表。图2(a)是表明作为比较示例的η沟道MISFET的每个金属硅化物层中的Pt浓度分布的表。图2(b)是表明作为比较示例的ρ沟道MISFET的金属硅化物层中的 Pt浓度分布的表。图2(c)是表明作为本实施例的η沟道MISFET的每个金属硅化物层中的 Pt浓度分布的表。图2(d)是表明作为本实施例的ρ沟道MISFET的金属硅化物层中的Pt 浓度分布的表。在图2(a)至图2(d)所示的四个表中，最上面的表(图2 (a))示出通过使用导热型退火装置执行第一热处理和第二热处理的每一个而形成的η沟道MISFET (NMIQ的金属硅化物层的上层(顶部)、中间层(中间)和下层(底部)的每一个中的Ni、Si、Pt的相应量之比。还示出金属硅化物层的上层、中间层和下层的每一个中的Pt与Ni之比(Pt/Ni) 以及Pt与Si之比(Pt/Si)。图2(a)至图2(d)中的第二靠上的表(图2(b))示出在与图 2(a)的表中相同条件下形成的ρ沟道MISFET(PMIS)的金属硅化物层的上层、中间层和下层的每一个中的Ni、Si、Pt的相应量之比、其中的Pt与Ni之比以及其中的Pt与Si之比。相比之下，图2(a)至图2(d)中的第三靠上的表(图2 (c))示出本实施例中在第一热处理中使用导热型退火装置并且执行微波退火处理(MWA 微波退火)作为第二热处理而形成的η沟道MISFET (NMIS)的金属硅化物层的上层、中间层和下层的每一个中的Ni、 Si、Pt的相应量之比、其中的Pt与Ni之比以及其中的Pt与Si之比。图2(a)至图2(d) 中的最下面的表(图2(d))示出在与图2(c)的表中相同条件下形成的本实施例的ρ沟道 MISFET(PMIS)的金属硅化物层的上层、中间层和下层的每一个中的Ni、Si、Pt的相应量之比、其中的Pt与Ni之比以及其中的Pt与Si之比。也就是说，图2(a)和图2(b)所示的表是用于图示作为比较示例的半导体器件的金属硅化物层中的元素分布，而图2(c)和图2(d)所示的表是用于图示本实施例的半导体器件的金属硅化物层中的元素分布。如从图2(a)至图2(d)可见，在作为比较示例的图2 (a)和图2(b)的表中的金属硅化物层中，Pt(钼)在金属硅化物层的上层中偏析。相比之下，如图2(c)的表中所示，本实施例的η沟道MISFET的金属硅化物层具有与图2 (a)的表中所示比较示例的趋势基本相同趋势的Pt分布。然而，在图2(d)所示的本实施例的ρ沟道MISFET的金属硅化物层中， Pt分布成使得Pt浓度随着从金属硅化物层的上层向其下层的距离的增加而倾向于增加， 这不同于图2(b)的表中所示的比较示例的趋势。也就是说，可以认为ρ沟道MISFET的金属硅化物层中的Pt (钼)在金属硅化物层的底部中比在比较示例中更大量地偏析。
也就是说，如从图2(c)和图2(d)可见，在ρ沟道MISFET的硅化物层中，Pt与Si 之比随着从其上表面向其底表面的距离的增加而增加，并且在η沟道MISFET的硅化物层中，Pt与Si之比随着从其上表面向其底表面的距离的增加而减小。从图2(a)至图2(d)所示表中还可见，在ρ沟道MISFET的金属硅化物层的上表面和底表面中以及在这两者之间的中间层中，Si和Pt以基本相同的比例包含在内，并且在η 沟道MISFET的金属硅化物层的每一个中，Pt与Si之比随着从其上表面向其底表面的距离的增加而减小。通过如此使用导热型退火装置而不是微波退火装置执行第一热处理以及使用微波退火装置执行第二热处理来形成金属硅化物层41，可以使ρ沟道MISFET Qp的每个金属硅化物层41中的Pt在金属硅化物层41的底表面处(在与半导体衬底1的界面处)更大量地偏析。同样，由于相同的理由，可以使η沟道MISFET Qn的每个金属硅化物层41中的 Pt不是在金属硅化物层41的底表面处而是在其上表面处更大量地偏析。这使得ρ沟道 MISFET Qp和η沟道MISFETQn的每一个中的半导体衬底1与金属硅化物层41之间的接触电阻降低，并因此使得半导体衬底的性能得以提高。接下来，将参照附图描述本实施例的半导体器件的制造步骤。图3至图10是作为本发明实施例的半导体器件(例如具有CMISFET(互补MISFET)的半导体器件)的主要部分横截面图。首先，如图3所示，制备由具有例如约IQcm至10 Ω cm等的电阻率的ρ型单晶硅形成的半导体衬底(半导体晶片)1。然后，对半导体衬底1进行热氧化以在其表面之上形成具有例如约Ilnm厚度的绝缘膜2。之后，通过CVD (化学气相沉积)方法等在其之上沉积具有例如约90nm厚度的上层绝缘膜3。绝缘膜2由氧化硅等形成，而绝缘膜3由氮化硅膜等形成。然后，如图4所示，使用光致抗蚀剂图案(未示出)作为刻蚀掩膜，连续干法刻蚀绝缘膜3、绝缘膜2和半导体衬底1以在半导体衬底1中的将形成隔离的区域中形成沟槽 (用于隔离的沟槽)4a，每个沟槽如具有例如约300nm的深度。沟槽如用于隔离，即用于形成隔离区域4，这将在稍后描述。接下来，如图5所示，在包括沟槽如的内部(侧壁和底部)的半导体衬底1的主表面之上形成具有例如约IOnm厚度的绝缘膜4b。然后，在半导体衬底1的主表面之上，为了填充沟槽如，通过CVD方法等形成(沉积)绝缘膜如。绝缘膜4b由氧化硅膜或氮氧化硅膜形成。当绝缘膜4b为氮氧化硅膜时，获得的效果是，使得防止由形成绝缘膜4b的步骤之后的热处理对沟槽如的侧壁的氧化导致的体积膨胀，并且使得作用于半导体衬底1上的压应力减小。绝缘膜如是通过HDP-CVD (高密度等离子体CVD)方法沉积的氧化硅膜、O3-TEOS 氧化物膜等。注意，O3-TEOS氧化物膜是通过热CVD方法使用O3(臭氧)和TE0S(四乙氧基硅烷或正硅酸四乙酯)作为原材料气体(源气体)形成的氧化硅膜。然后，通过使半导体衬底1在例如约1150°C经受热处理，对沟槽如中掩埋的绝缘膜4c进行烘焙。在烘焙之前的状态中，通过HDP-CVD方法沉积的氧化硅膜比O3-TEOS氧化物膜更致密。因此，当绝缘膜4c是O3-TEOS氧化物膜时，绝缘膜如由于烘焙而收缩，从而实现使得作用于半导体衬底1上的压应力减小的效果。另一方面，当绝缘膜4c是通过HDP-CVD 方法沉积的氧化硅膜时，绝缘膜4c在烘焙期间的收缩量小于当绝缘膜如是O3-TEOS氧化物膜时的收缩量，从而通过隔离区域4施加在半导体衬底1上的压应力增加。接下来，如图6所示，通过CMP (化学机械抛光)方法对绝缘膜4c进行抛光以暴露绝缘膜3。在通过湿法刻蚀使用热磷酸等去除绝缘膜3之后，使用HF等去除沟槽如外部的绝缘膜2和绝缘膜4c，以保留沟槽如中的绝缘膜4b和4c，由此形成隔离区域(隔离)4。以此方式，形成由掩埋在沟槽如中的绝缘膜4b和如形成的隔离区域4。在本实施例中，隔离区域4优选地不通过LOCOS (硅的局部氧化)方法而通过STI (浅沟槽隔离)方法形成。也就是说，本实施例的每一个隔离区域4优选地由半导体衬底1中形成的用于隔离的沟槽如中掩埋的绝缘体(这里为绝缘膜4b和4c)形成。稍后将描述的η沟道MISFET Qn ( S卩，均形成η沟道MISFET Qn的栅绝缘膜7、栅电极8a和用于源极/漏极区域的rT型半导体区域9a和η+型半导体区域9b)形成在通过隔离区域4限定(包围)的有源区域中。 同样，稍后将描述的P沟道MISFET Qp (即，均形成ρ沟道MISFETQp的栅绝缘膜7、栅电极 8b和用于源极/漏极区域的p_型半导体区域IOa和ρ+型半导体区域IOb)也形成在通过隔离区域4限定(包围)的有源区域中。接下来，如图7所示，ρ型阱5和η型阱6均形成在离半导体衬底1的主表面预定深度处。P型阱5可以通过例如使用覆盖其中将形成P沟道MISFET的区域的光致抗蚀剂膜 (未示出)作为离子注入停止掩膜、在半导体衬底1的将形成η沟道MISFET的区域中离子注入诸如硼(B)之类的ρ型杂质等来形成。另一方面，η型阱6可以通过例如使用覆盖其中将形成η沟道MISFET的区域的另一光致抗蚀剂膜(未示出)作为离子注入停止掩膜、在半导体衬底1的将形成P沟道MISFET的区域中离子注入诸如磷(P)或砷(As)之类的η型杂质等来形成。接下来，通过使用例如水合氢氟酸(HF)溶液等的湿法刻蚀，对半导体衬底1的表面进行清洁(清洗)。然后，在半导体衬底1的表面(即，P型阱5和η型阱6的表面)之上，形成栅绝缘膜7。栅绝缘膜7例如由薄氧化硅膜等形成，并且可以通过例如热氧化方法等形成。接下来，在半导体衬底1之上(S卩，在ρ型阱5和η型阱6的栅绝缘膜7之上)， 形成诸如多晶硅膜之类的硅膜8作为用于形成栅电极的导电膜。硅膜8中将形成η沟道 MISFET的区域(将用作稍后描述的栅电极8a的区域)通过使用光致抗蚀剂膜(未示出) 作为掩膜离子注入诸如磷(P)或砷(As)之类的η型杂质等而变为低电阻η型半导体膜(掺杂多晶硅膜)。硅膜8中将形成ρ沟道MISFET的区域(将用作稍后描述的栅电极8b的区域)通过使用另一光致抗蚀剂膜(未示出)作为掩膜离子注入诸如硼(B)之类的ρ型杂质等而变为低电阻P型半导体膜(掺杂多晶硅膜)。硅膜8还可以通过沉积非晶硅膜、然后通过在膜沉积之后(在离子注入之后)的热处理将沉积的非晶硅膜变成多晶硅膜来形成。接下来，如图8所示，使用光刻方法和干法刻蚀方法对硅膜8进行构图以形成栅电极8a禾口 8b。用作η沟道MISFET的栅电极的栅电极8a由已经引入η型杂质的多晶硅(η型半导体膜或掺杂多晶硅膜)形成，并且经由栅绝缘膜7形成在ρ型阱5之上。也就是说，栅电极8a形成在ρ型阱5的栅绝缘膜7之上。另一方面，用作ρ沟道MISFET的栅电极的栅电极8b由已经引入ρ型杂质的多晶硅(ρ型半导体膜或掺杂多晶硅膜)形成，并且经由栅绝缘膜7形成在η型阱6之上。也就是说，栅电极8b形成在η型阱6的栅绝缘膜7之上。栅电极8a和8b的栅长度根据需要可以变为例如约50nm。接下来，如图9所示，向位于栅电极8a的两侧上的ρ型阱5的区域中离子注入诸如磷(P)或砷(As)之类的η型杂质以形成(成对)rT型半导体区域9a。同样，向位于栅电极8b的两侧上的η型阱6的区域中离子注入诸如硼(B)之类的ρ型杂质以形成(成对) Ρ_型半导体区域10a。η—型半导体区域9a和ρ—型半导体区域IOa的深度(结深度)可以设置为例如约30nm。接下来，在栅电极8a和8b的侧壁之上，形成侧壁间隔物或侧壁(侧壁绝缘膜)11 作为绝缘膜，侧壁间隔物或侧壁(侧壁绝缘膜)11均由例如氧化硅、氮化硅、其绝缘膜的叠置膜等形成。侧壁11可以通过例如在半导体衬底1之上沉积氧化硅膜、氮化硅膜或其叠置膜以及通过RIE(反应离子刻蚀)方法等各向异性刻蚀氧化硅膜、氮化硅膜或其叠置膜来形成。在形成侧壁11之后，通过向位于栅电极8a和侧壁11的两侧上的ρ型阱5的区域离子注入诸如磷(P)或砷(As)之类的η型杂质形成(成对)η+型半导体区域9b (源极/漏极区域)。例如，以约5X 1015/cm2注入磷⑵或者以约4X 1015/cm2注入砷(As)来形成η+ 型半导体区域％。同样，通过向位于栅电极8b和侧壁11的两侧上的η型阱6的区域离子注入诸如硼(B)之类的ρ型杂质形成(成对)P+型半导体区域IOb (源极/漏极区域)。例如，以约4X1015/cm2注入硼⑶来形成ρ+型半导体区域10b。可以首先形成η+型半导体区域9b或ρ+型半导体区域IOb的任一个。在离子注入之后，作为热处理(尖峰退火处理)， 还可以例如在约1050°C执行用于激活引入的杂质的退火处理约5秒钟。η+型半导体区域 9b和ρ+型半导体区域IOb的深度(结深度)可以设置为例如约80nm。n+型半导体区域9b具有比n_型半导体区域9a的杂质浓度高的杂质浓度。同样， P+型半导体区域IOb具有比p_型半导体区域IOa的杂质浓度高的杂质浓度。作为结果，用作η沟道MISFET的源极或漏极区域的η型半导体区域(杂质扩散层)由η+型半导体区域 (杂质扩散层)9b和η—型半导体区域9a形成，并且用作ρ沟道MISFET的源极或漏极区域的P型半导体区域(杂质扩散层)由P+型半导体区域(杂质扩散层)IOb和ρ—型半导体区域IOa形成。因此，η沟道MISFET和ρ沟道MISFET的源极/漏极区域具有LDD (轻掺杂漏极)结构。η_型半导体区域9a通过相对于栅电极8a自对准来形成，而η+型半导体区域9b 通过相对于在栅电极8a的侧壁之上形成的侧壁11自对准来形成。p_型半导体区域IOa通过相对于栅电极8b自对准来形成，而p+型半导体区域IOb通过相对于在栅电极8b的侧壁之上形成的侧壁11自对准来形成。因而，在ρ型阱5中，η沟道MISFET Qn形成为场效应晶体管，而在η型阱6中，ρ 沟道MISFET Qp形成为场效应晶体管。以此方式，得到图9的结构。η沟道MISFET Qn可以视为η沟道场效应晶体管，而ρ沟道MISFET Qp可以视为ρ沟道场效应晶体管。同样，η+ 型半导体区域9b可以视为用于η沟道MISFET Qn的源极或漏极区域的半导体区域，而P+型半导体区域IOb可以视为用于ρ沟道MISFET Qp的源极或漏极区域的半导体区域。接下来，使用filicide (自对准硅化物)技术，在η沟道MISFETQn的源极/漏极区域(这里为η+型半导体区域9b)和栅电极8a的表面之上以及在ρ沟道MISFET Qp的源极/漏极区域(这里为P+型半导体区域IOb)和栅电极8b的表面之上，形成低电阻金属硅化物层(对应于稍后描述的金属硅化物层41)。作为本实施例中的自对准硅化物工艺，使用根据局部反应方法的自对准硅化物工艺。以下将描述形成该金属硅化物层的步骤。图10是在图9的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图。 图11、图12和图21至图23是在图10的制造步骤之后的制造步骤期间半导体器件的主要部分横截面图。在如上所述得到图9的结构之后，如图10所示，暴露栅电极8a和8b、n+型半导体区域9b和ρ+型半导体区域IOb的表面。然后，在包括栅电极8a和8b、n+型半导体区域9b 和P+型半导体区域IOb的半导体衬底1的主表面(整个表面)之上，使用例如溅射方法形成(沉积)金属膜12。也就是，在包括η+型半导体区域9b和ρ+型半导体区域IOb的半导体衬底1之上形成金属膜12使得覆盖栅电极8a和Sb。更优选地，在沉积金属膜12的步骤之前，执行使用NF气体、NF3气体、NH3气体和H2 气体中的至少一种气体的干法清洗处理来去除栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的表面中的自然氧化物膜，并且然后在不使半导体衬底1暴露于大气(含氧气氛)中的情况下执行沉积金属膜12的步骤。金属膜12例如由镍钼(Ni-Pt)合金膜(Ni和Pt的合金膜)形成，并且其厚度(沉积的膜厚度)可以设置为例如约15nm至40nm。这里，Pt (钼)在金属膜12中的浓度设置为例如 3at%M IOat % ο在如此形成金属膜12之后，如图11所示，使半导体衬底1经受第一热处理(第一退火处理)。这里，第一热处理优选地在250°C至300°C执行。例如，通过使用稍后描述的单晶片导热型退火装置和RTA (快速热退火)方法，使半导体衬底1在惰性气体气氛或氮气气体气氛中约260°C的温度下经受不超过30秒的热处理，可以执行第一热处理。将第一热处理的时间设置为不超过30秒的原因在于，当执行热处理超过30秒的时间段时，金属膜12 和半导体衬底1之间的反应过多地进行，导致不期望地增加所形成的金属硅化物层41的膜厚度。通过第一热处理，如图11所示，在形成栅电极8a和8b的多晶硅膜与金属膜12之间以及在形成n+型半导体区域9b和ρ+型半导体区域IOb的每一个的单晶硅与金属膜12 之间引起选择性反应，从而形成金属硅化物层41作为金属-半导体反应层。此时，在金属膜12的Ni-Pt合金膜中，从与半导体衬底1 (栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的每一个的上部)接触的其底表面向其相对的上表面测量的在5nm至7nm 范围中的Ni-Pt合金与栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的每一个的上部反应。结果，在栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的每一个的上部中，形成金属硅化物层41，该金属硅化物层41处于包含Pt和Ni2Si (硅化二镍) 的富金属相并且在其中形成有NiSi (镍单硅化物)的微晶体(用作晶核)。注意，这里提到的富金属相是指由其中多个金属原子与每个Si原子结合的化合物(诸如Ni2Si或Ni3Si) 形成的相，与其中Si原子和金属原子以1 1的比率结合的化合物(诸如NiSi)不同。相反，其中多个Si原子与每个金属原子等结合的NiSi2推定处于富硅相。也就是，在图10所示步骤中在半导体衬底1之上形成为15nm至40nm的厚度的金属膜12与栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的相应上部局部反应，以在第一热处理中形成图11所示的金属硅化物层41。金属膜12在栅电极8a和8b、n+ 型半导体区域9b和ρ+型半导体区域IOb的每一个的上部之上的反应部分对应于金属膜12的整个厚度的部分。因此，如图11所示，从中已经形成金属硅化物层41的、半导体衬底1 之上的金属膜12在栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的每一个的上部之上相比其他区域中的金属膜12而言更薄。其中使对应于其部分厚度的金属膜12 仅以所需量反应来形成金属硅化物层41的自对准硅化物工艺这里称为根据局部反应方法的自对准硅化物工艺。注意，在本实施例中将Pt添加到了金属膜12中。这是因为，当硅化镍层用作金属硅化物层时，通过将Pt添加到硅化镍层(金属硅化物层41)中，可以减少所形成的金属硅化物层的结块(agglomeration)并抑制NiSi2晶体在所形成的金属硅化物层中的异常生长。此外，通过将Pt添加到金属膜12中，在由第一热处理形成的金属硅化物层41中更可能形成具有更小晶粒直径的MSi的晶体。如上所述，本实施例的第一热处理不使用根据整体反应方法的自对准硅化物工艺，而是使用根据局部反应方法的自对准硅化物工艺，在根据整体反应方法的自对准硅化物工艺中使半导体衬底1之上形成的整个金属膜12与栅电极8a和8b、n+型半导体区域9b 和P+型半导体区域IOb的相应上部反应，而在根据局部反应方法的自对准硅化物工艺中使对应于仅其部分厚度的金属膜12仅以所需量反应来形成金属硅化物层41。在根据整体反应方法的自对准硅化物工艺中，使用在第一热处理之前的金属膜12 的厚度来控制金属膜12与栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb之间的反应量(金属硅化物层41的厚度)。相比之下，在本实施例中使用的根据局部反应方法的自对准硅化物工艺中，使用第一热处理中加热半导体衬底1的温度以及加热时间，可以控制金属膜12与栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb之间的反应量(金属硅化物层41的厚度)。因此，根据局部反应方法的自对准硅化物工艺相比根据整体反应方法的自对准硅化物工艺而言具有更易于形成具有不超过14nm的小厚度的硅化物层的特有特征。接下来，如图12所示，通过执行湿法清洗处理，去除未反应的金属膜12 (即，还未与栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb反应的金属膜12)。此时， 金属硅化物层41留在栅电极8a和8b、n+型半导体区域9b和p+型半导体区域IOb的相应表面之上。湿法清洗处理可以通过使用硫酸的湿法清洗、使用SPM(硫酸过氧化氢混合物， 其是硫酸和过氧化氢水溶液的混合溶液)的湿法清洗等来形成。然后，使半导体衬底1经受第二热处理(第二退火处理)。第二热处理在基本与前述第一热处理的热处理温度相同水平的热处理温度下执行。例如，通过在惰性气体或氮气气体气氛中利用5. 8GHz的微波照射半导体衬底1并使半导体衬底1在约200°C至300°C经受约60秒到120秒的热处理，可以执行第二热处理。推定此时微波功率设置为不少于800W 且不超过2000W，并且在例如1500W的功率下执行照射。在本实施例中，使用单晶片导热型退火装置执行第一热处理，而使用微波退火装置执行第二热处理。注意，微波退火装置可以是单晶片型的或者批量型的。通过执行第二热处理，主要包含由Ni2Si或Ni3Si形成的富金属相的整个金属硅化物层41可以相变为NiSi相。此时，在第一热处理中形成的Ni2Si形成的富金属相首先分裂、然后相变为NiSi。注意，NiSi具有比Ni2Si和Ni3Si的每一个更低的电阻率，并且甚至在第二热处理之后(直到半导体器件的制造结束为止)，金属硅化物层41也维持为低电阻NiSi0在所制造的半导体器件中(甚至在其中例如半导体衬底1已经单片化为单独半导体芯片的状态中)，金属硅化物层41为低电阻NiSi。在其中形成均具有约14nm膜厚度的金属硅化物层41的本实施例中，第二热处理之后的金属硅化物层41中的NiSi的平均晶粒直径在η沟道MISFET Qn中不超过IOOnm并且在P沟道MISFET Qp中不超过200nm。也就是，由于在本实施例的金属硅化物层41中形成的NiSi的微晶体的平均晶粒直径约为20nm至30nm，由第一热处理形成的NiSi的晶粒直径不超过第二热处理之后的MSi的晶粒直径的三分之一。注意，这里提到的晶粒直径是沿着半导体衬底1的主表面的方向中的晶体直径。这里，将使用图13至图16描述本实施例的第一热处理中使用的单晶片导热型退火装置。图13至图16所示的导热型退火装置是单晶片型的，从而与其中在一个炉中对多个半导体晶片同时进行退火的批量型退火装置不同，在该退火装置的一个退火炉中逐一单独放置半导体晶片并使之经受热处理。图13是通过切开其部分来示出导热型退火装置的主要部分的平面图。导热型退火装置20包括用于将半导体晶片输运到导热型退火装置20中的加载端口 21、均用于在导热型退火装置20中移动半导体晶片的机械手22、夹具(swapper) 23和承载板M以及用于加热半导体晶片的反应器25。在使用导热型退火装置20执行热处理的步骤中，首先通过加载端口将半导体晶片运送到导热型退火装置20中，然后通过机械手22从加载端口上移动到包括两个相对板的夹具23上。然后，通过夹具23将半导体晶片放置到承载板M上。其上安装有半导体晶片的承载板M在包括两个碳加热器的各个反应器25之间移动。之后， 通过反应器25使半导体晶片经受热处理，随后在承载板M之上冷却，根据与上述输运过程相反的过程通过承载板对、夹具23和机械手22返回到加载端口 21上，并且然后通过加载端口 21运送到导热型退火装置20之外。这里，图14示出了以放大关系示出每个承载板M的平面图。此外，在图15中示出了沿着图14的线A-A的承载板M的横截面图。如图14和图15所示，承载板M是能够沿着两个栏杆26滑动地移动的圆形板，并且具有外碳环27、每个都从碳环27向承载板M 的中央延伸的支撑销观以及放置在支撑销观之上以及在承载板中的碳环27以内的导向环四。当输运半导体晶片30并使之经受热处理时，将半导体晶片30放置在导向环四以内的支撑销之上。这里，导向环四用作用于防止半导体晶片30移位以及防止从半导体晶片 30的横向散热使得有效加热半导体晶片的壁。如图16所示，在本实施例中使用的导热型退火装置20具有碳加热器(反应器 25)，该碳加热器为两个可竖直移动的导体。当执行热处理时，在队(氮气)气氛中，通过使用伯努利(Bernoulli)吸盘的承载板M(未示出)以非接触关系保持(吸盘保持)的半导体晶片30竖直地夹在两个反应器25之间(从半导体晶片30的主表面侧和背表面侧)，使得反应器25位于半导体晶片30的主表面和背表面的附近。利用电流使反应器25产生热以加热半导体晶片30，由此执行热处理。也就是，在导热型退火装置20中，两个反应器25 可在与放置在承载板M之上的半导体晶片30的主表面垂直的竖直方向中移动。在半导体晶片30放置在两个反应器25之间之后，分别使反应器25更靠近半导体晶片30的主表面和背表面以执行热处理。在导热型退火装置20中，反应器25可竖直地移动以便分别更靠近于半导体晶片30的主表面和背表面。这使得图16所示的半导体晶片30的主表面与半导体晶片30的主表面相对的反应器25之间的距离L接近约150 μ m的值，并且类似地使得半导体晶片30的背表面与相对的反应器25之间的距离也接近约150 μ m的值。通过使反应器25和半导体晶片30最大化地彼此接近，从开始半导体晶片30的加热时的时刻起，可以以高的温度上升速率加热半导体晶片30。此外，由于半导体晶片30以与其靠近的关系放置在两个反应器25之间，所以可以将反应器25的温度视为半导体晶片30的温度。因此，在导热型退火装置20中，不测量半导体晶片30的温度。半导体晶片30的温度通过推定半导体晶片30具有与反应器25相同的温度来控制，该反应器25的温度是从反应器25中允许流动的电流的值等计算的。注意， 在第一热处理中，金属膜12 (参见图11)和金属硅化物层41 (参见图11)具有比半导体衬底1的温度更高的温度，金属膜12和金属硅化物层41的每一个都包含Ni (镍)或Pt (钼) 并且具有比主要由Si(硅)形成的半导体衬底1(参见图11)的导热率更高的导热率。也就是，在使用导热型退火装置的第一热处理中，每一个金属硅化物层41都具有比半导体衬底1的温度更高的温度。此外，由于导热型退火装置20是紧凑单晶片型退火装置，所以其中的反应器25可以保持在发热状态并且半导体晶片30可以在高温反应器25之间运入/运出。因此，当执行热处理时，可以节省直到反应器25达到用于加热半导体晶片30的期望温度的时间并且从半导体晶片30放置在反应器25之间时的时刻起快速地加热半导体晶片30。此外，通过使均勻加热的反应器25更靠近于半导体晶片30并执行热处理，可以均勻地加热半导体晶片30的主表面和背表面。导热型退火装置20的特征在于，当半导体晶片30被加热时，半导体晶片30的温度不出现过冲。即，当假设第一热处理的目标温度例如是^KTC时，开始半导体晶片30的加热，即使在半导体晶片30的温度达到作为目标温度的260°C时，也可以在恒定的温度执行均温(soak)退火一段期望的时间，而不使得半导体晶片30的温度超过^KTC。注意，这里提及的均温退火是指在基本恒定的温度执行热处理一段相对较长的时间(不超过30秒等)。这是因为，半导体晶片30的加热在以下状态中开始用于加热半导体晶片30的反应器25预先保持在与半导体晶片30的热处理的目标温度相同的温度下，并且在热处理期间反应器25的温度不升过目标温度。因此，在导热型退火装置20中，可以精确地控制半导体晶片30的温度。由于没有额外的加热时间，可以防止图11所示的金属硅化物层41中的 NiSi的晶粒直径增加，并在金属硅化物层41中形成具有约20nm到30nm的晶粒直径的微晶体态中的NiSi。注意，在本实施例中，使用导热型热退火装置20，其将半导体晶片30夹在两个可移动型的反应器25之间，并在极为靠近的范围内对半导体晶片30执行热处理。然而，也可以使用导热型退火装置32，其类似于单晶片导热型退火装置并包括固定在装置中的多个固定加热器31，如图17所示。图17是导热型退火装置32的横截面图。导热型退火装置32 在其内部具有多个冷却板33、机械手34和固定加热器31。注意，导热型退火装置32的腔室(未示出)内部保持在队气氛中。当执行热处理时，首先将半导体晶片30从导热型退火装置32的外部引入到导热型退火装置32中，以放置在冷却板33之间。然后，通过机械手34将半导体晶片30布置在固定加热器31之间，并利用固定加热器31进行热处理。此后，通过机械手34将半导体晶片30从固定加热器31之间移动到冷却板33之间，并利用冷却板进行冷却。然后，从冷却板之上将半导体晶片30取回到导热型退火装置32的外部。注意，图17所示的固定加热器 31主要由例如铝形成，并且通过电阻加热(焦耳加热)来产生热。注意，在第一加热处理中，并非旨在排除使用作为比较示例的图18所示导热型退火装置的批量型退火装置35或者作为比较示例的图19所示的灯型退火装置36代替上述导热型退火装置。然而，当以下示出的几点被视作是重要时，优选地是不使用批量型退火装置35和灯型退火装置36。图18所示的批量型退火装置35是批量导热型退火装置，其中，其中放置有多个半导体晶片30的支架37从多个固定加热器38 (通过电阻加热来产生热量)下方插入到多个固定加热器38之间的空间，以对多个半导体晶片30加热。然而，由于批量型退火装置35具有大尺寸的退火炉，在固定加热器38保持高温的状态中，其中放置有半导体晶片30的支架 37无法引入到批量型退火装置35中或者从批量型退火装置35中取出。因此，在将其中放置有多个半导体晶片30的支架37插入在固定加热器38之间以后，提高固定加热器38的温度。因而，需要较长时间来升高固定加热器38的温度，并且在半导体晶片30开始在期望温度加热之前存在一个较长的时间段在低于目标温度且表现较差可控性的温度下对半导体晶片30进行加热。另一方面，图19所示的灯型退火装置36具有以下问题以与批量型退火装置35 相同的方式，花较长时间来将半导体晶片30的温度提高到热处理所需的期望温度。这是因为以下事实在灯型退火装置36中，利用辐射温度计62测量半导体晶片30的温度，当半导体晶片30置于灯型退火装置中时，灯(加热器)60不能保持在高温。如图19所示，灯型退火装置36具有在装置的底部的晶片台61 ；多个灯(卤钨灯)60，用于在更接近半导体晶片30的主表面的装置上部中对半导体晶片30进行加热；以及多个辐射温度计62，用于测量晶片台61之下以及装置底部处的半导体晶片30的温度。 注意，在灯型退火装置36中，在半导体晶片30的背表面之下没有布置对半导体晶片进行加热的装置。灯型退火装置36的例子包括卤素灯和闪光灯。如图19所示，在灯型退火装置36中，使用辐射温度计62来测量半导体晶片30的温度。正常地，通过感测被半导体晶片30的表面反射的红外光来测量半导体晶片30的温度。然而，当半导体晶片30的温度不超过250°C时，红外光具有透射半导体晶片30的频率。 因此，辐射温度计不能感测半导体晶片30的温度，直到半导体晶片30的温度从室温状态增加到约260°C。因而，在灯型退火装置36中，以如下方式执行热处理，使得暂时将半导体晶片30保持在^KTC (此时可以测量半导体晶片30的温度)附近的恒定温度。具体来说，需要在约260°C执行均温退火30秒至60秒的时间段。当半导体晶片30在灯型退火装置36中进行热处理时，出现了以下现象(过冲)， 其中，在半导体晶片30的温度达到作为目标温度的^KTC之后，其温度达到了高于^KTC的温度。这是因为，在灯型退火装置36中，利用辐射温度计62来测量半导体晶片30的温度， 当半导体晶片30的温度达到目标温度时，使用灯60进行的加热停止，以使得半导体晶片30 的温度更靠近目标温度。这时，即使当使用灯60的加热在半导体晶片30的温度达到目标温度时停止时，半导体晶片30的温度也不立即停止，从而出现过冲。结果，在灯型退火装置36中，不能精确执行半导体晶片30的热处理。如上所述，在灯型退火装置36中，在半导体晶片30的加热期间出现过冲。因而， 当以高的温度上升速率来加热半导体晶片30时，出现更大的过冲，且半导体晶片30的热处理不能精确地执行。在第一热处理中，金属膜12和半导体衬底1在不低于200°C的温度彼此反应来形成金属硅化物层41。然而，当使用灯型退火装置36来形成第一热处理时，也在非控制区域 (其中半导体晶片30的温度不低于200°C )中形成金属硅化物层41，且随后半导体晶片30 需要较长时间来达到目标温度。因此，与导热型退火装置20不同，灯型退火装置36无法在不造成过冲的情况下快速加热半导体晶片30，并且在热处理期间需要较长的加热时间。结果，热预算(加热经历) 增加，且在第一热处理中形成的金属硅化物层41中的NiSi的晶粒直径增加。具体来说，当使用导热型退火装置20执行第一热处理时，在第一热处理形成的金属硅化物层41中，形成具有约20nm至30nm的平均晶粒直径的NiSi的微晶体。相比之下，当使用灯型退火装置36 执行第一热处理时，在形成的硅化物层中的MSi的晶粒直径增加到约数微米。另外，当使用灯型退火装置36执行热处理时，在硅化物层中的晶体倾向于生长的较大，因此，出现以下问题硅化物层倾向于异常地生长在半导体衬底1的沟道中。注意，当NiSi的晶体或NiSi2W微晶体在第一热处理中形成在金属硅化物层中时以及当半导体衬底在第一热处理之后的第二热处理、形成接触插塞的步骤、烘焙铜互连的步骤等中达到300°C至600°C的高温时，出现金属硅化物层的异常生长。相比之下，在使用图13至图16描述的本实施例的第一热处理中所使用的导热型退火装置20中，通过测量半导体晶片30的温度并在半导体晶片30的温度达到目标温度时增加或减小反应器25的温度，而不调整半导体晶片30的温度。相反，在反应器25提前加热至与半导体晶片30的热处理所需的目标温度相同的温度的状态中，开始半导体晶片30的加热。因此，如上所述，半导体晶片30的温度并不上升到比反应器25的温度更高的水平， 且不出现过冲。在导热型退火装置20中，不测量半导体晶片30的温度，且根据允许在碳加热器等中流动的电流的值来计算形成反应器25的碳加热器的温度，且将碳加热器的温度设置成维持热处理的目标温度。因而，可以考虑到如上所述，半导体晶片30具有与导热型退火装置20的反应器25的温度相同的温度。因此，在本实施例中使用导热型退火装置20的第一热处理和第二热处理中，存在其中不能控制半导体晶片30的温度的非控制区域。由此，通过在热处理中在较短时间内将半导体晶片30加热到目标温度并且减少加热时间(与均温退火期间不同)，可以减少热预算(热经历)并减少在所形成的金属硅化物层41中的NiSi的晶粒直径。如上所述，当防止金属硅化物层41的异常生长并形成不超过14nm的膜厚度的低电阻金属硅化物层41时，极为有利的是，使用在第一热处理中表现出优良温度可控性的导热型退火装置20来形成金属硅化物层41中的MSi的微晶体，并使用根据局部反应方法的自对准硅化物工艺。由此，在本实施例中，使用导热型退火装置20来执行第一热处理，以在η沟道 MISFET Qn的栅电极8a和源极/漏极区域(η+型半导体区域9b)的表面(上层部分)以及P沟道MISFET Qp的栅电极8b和源极/漏极区域(p+型半导体区域IOb)的表面(上层部分)中形成由NiSi和Pt形成的金属硅化物层41。金属硅化物层的膜厚度依赖于与半导体衬底1反应的金属膜12的厚度。当与之反应的金属膜12的厚度是约7nm时，在反应后形成的金属硅化物层41的膜厚度例如是约14nm。接下来，将使用图20描述本实施例的第二热处理中使用的批量型微波退火装置。 图20是在本实施例的第二热处理中使用的批量型微波退火装置74的横截面图。如图20所示，微波退火装置74具有包含石英的容器(石英腔室)QC、形成为围绕容器QC的磁控管MG以及用于将多个半导体衬底(晶片)1放置在容器QC中的支架37a。 当使半导体衬底1经受热处理时，利用使用磁控管MG产生的5. 8GHz的微波来照射放置在支架37a中的半导体衬底1。由于5.8GHz的微波具有被Si(硅)吸收的频率，所以被具有该频率的微波照射的半导体衬底1吸收微波，并且其温度升高，使得在约200°C至300°C的温度执行第二热处理。 这里，在例如260°C执行热处理。注意，将这里所使用的微波的波长设定为5. 8GHz的原因在于Si易于吸收在该波长的微波，且5. 8GHz是无线电法规允许使用的频段。也可以考虑使用2. 45GHz的微波来提供满足这两个条件的频率，但是就满足上述无线电法规的标准和半导体制造装置的标准而言，使用5. 8GHz频率是更为优选的。注意，在不超过30秒的短时热处理诸如第一热处理中，当使用微波退火装置时， 与使用导热型退火装置时相比，更难以均勻地对具有形成在半导体衬底的整个表面之上的纯金属的半导体衬底进行加热以及将每个金属硅化物层精确地形成为均勻膜厚度。纯金属反射微波并很少被微波加热，所以当在热处理中使用微波退火装置时，难以加热覆盖有纯金属的半导体衬底。在第一热处理中，反射微波的金属膜12(见图11)形成在半导体衬底中的每个的表面之上。因此，在第一热处理中难以使用微波退火装置来均勻地加热半导体衬底。通过增加磁控管MG的数目并密集地设置磁控管MG，可以对半导体衬底1进行更均勻的热处理。然而，当磁控管的数目增加时，微波照射的量增加，由此过多地升高了每个半导体衬底1的温度并增加了金属硅化物层的膜厚度。因此，为了在约200°C到300°C的低温执行热处理，需要将磁控管的数目减少到一定值。注意，通过调整容器QC中的半导体衬底1和支架37a的位置，可以进行调整以尽可能均勻地利用微波来照射半导体衬底1的主表面并且更均勻地加热半导体衬底1的主表面。而且，如稍后将描述的，即使在磁控管的数目较小时，本实施例的第二热处理也可以执行比第一热处理更长的时间，并因此可以均勻地加热半导体衬底1的主表面。然而，在使用局部反应方法来形成金属硅化物层的本实施例的第一热处理中，由于热处理执行较长的时间，更多量的金属膜与每个半导体衬底1反应，从而形成厚的金属硅化物层，所以难以通过短时热处理来均勻地加热半导体衬底1的主表面。当半导体衬底1 的主表面不能被均勻加热时，可能无法控制M的扩散并且M被局部地扩散到半导体衬底1 的主表面的更深区域中，从而造成金属硅化物层的异常生长。另外，由于相同的原因，金属硅化物层的膜厚度的可控性降低。因此，当在其温度和时间受到限制的第一热处理中使用微波退火装置时，难以在不降低半导体器件可靠性的情况下减少金属硅化物层的膜厚度。
相比之下，在使用图13至图16描述的导热型退火装置20中，半导体衬底1被放置在大尺寸加热器中并经受热处理。因此，在其温度和时间受到限制的第一热处理中，与使用微波退火装置时相比，半导体衬底1可以被更为均勻地加热。另外，可以将每个金属硅化物层准确地形成为均勻的膜厚度并可以进一步防止金属硅化物层的异常生长。即，在第一热处理中，使用导热型退火装置而不是微波退火装置允许容易地均勻加热半导体衬底1。然而，在第二热处理中，金属膜12(见图11)已经被去除，且预定了通过热处理而反应的金属的量。因此，例如通过延长利用微波照射的时间，半导体衬底1的主表面可以被均勻加热。利用微波照射的时间不少于30秒，且可以设置成例如60秒至120秒。结果，在 200°C到300°C的低热处理温度下的热处理步骤中，即使在不能增加图20所示的磁控管MG 的情况下，在第二热处理中使用微波退火装置74也是没有问题的。在第二热处理中，通过使用微波退火装置74在200°C到300°C的温度下执行热处理，通过第一热处理在金属硅化物层41中形成的NiSi的微晶体得以生长，且金属硅化物层 41被相变为NiSi相。由于NiSi是比Ni2Si更稳定的相，通过第二热处理转变到NiSi相的金属硅化物层41具有高热阻，从而造成每层具有比Ni2Si的导电率更高的导电率。接着，如图21所示，在半导体衬底1的主表面之上形成绝缘膜42。S卩，绝缘膜42 形成在包括金属硅化物层41的半导体衬底1之上，使得覆盖栅电极8a和Sb。绝缘膜42例如由氮化硅膜形成，且可以通过等离子体CVD方法在约450°C等的膜沉积温度(衬底温度) 形成。然后，在绝缘膜42之上，形成比绝缘膜42更厚的绝缘膜43。绝缘膜42例如由氧化硅膜等形成，且可以使用TEOS等通过等离子体CVD方法在约450°C等的膜沉积温度形成。 以这种方式，形成了包括绝缘膜42和43的层间绝缘膜。此后，通过CMP方法等抛光绝缘膜 43的表面，使绝缘膜43的上表面被平坦化。即使当绝缘膜42的表面由于下方水平面的差异而形成为粗糙的形状时，通过CMP方法来抛光绝缘膜43的表面，也可以获得具有平坦化表面的层间绝缘膜。接着，如图22所示，使用在绝缘膜43之上形成的光致抗蚀剂图案(未示出)作为刻蚀掩膜，对绝缘膜43和42进行干法刻蚀以形成有接触孔(通孔或孔)44。在此，首先在绝缘膜43比绝缘膜42更容易被刻蚀以使绝缘膜42起到刻蚀停止膜的作用的条件下，执行绝缘膜43的干法刻蚀，由此在绝缘膜43中形成接触孔44。然后，在绝缘膜42比绝缘膜43 更容易被刻蚀的条件下，对在接触孔44底部的绝缘膜42进行干法刻蚀，由此进行去除。在接触孔44的底部，暴露出半导体衬底1的主表面的一部分，例如，在η+型半导体区域9b和 P+型半导体区域IOb的相应表面之上的金属硅化物层41的部分以及在栅电极8a和8b的相应表面之上的金属硅化物层41的部分。接着，在接触孔44中，形成由钨(W)等形成的插塞(耦合导体部分、掩埋插塞或掩埋导体部分)45。为了形成插塞45，例如，在包括接触孔44的内部(底部和侧壁)的绝缘膜43之上，通过等离子体CVD方法在约450°C的膜沉积温度(衬底温度)形成阻挡导体膜 45a(例如，钛膜、氮化钛膜或其叠置膜)。然后，通过CVD方法等在阻挡导体膜4 之上形成由钨膜等形成的主导体膜45b，使得填充接触孔44。通过利用CMP方法、回刻蚀方法等去除在绝缘膜43之上的主导体膜4 和阻挡导体膜45a的不需要的部分，可以形成插塞45。 在栅电极8a和8b、n+型半导体区域9b、p+型半导体区域IOb之上形成的插塞45的底部与栅电极8a和8b、n+型半导体区域9b、p+型半导体区域IOb的相应表面之上的金属硅化物层41相接触，以进行电耦合。接着，如图23所示，在掩埋插塞45的绝缘膜43之上，相继形成用于形成互连的停止绝缘膜51和绝缘膜52。停止绝缘膜51用作在对绝缘膜52形成沟槽期间的刻蚀停止层，且使用相对绝缘膜52具有刻蚀选择性的材料。停止绝缘膜51可以例如由通过等离子体CVD方法形成的氮化硅膜形成，同时绝缘膜52可以例如由通过等离子体CVD方法形成的氧化硅膜形成。注意，在停止绝缘膜51和绝缘膜52中，形成了接着要描述的第一层互连。接着，通过单大马士革方法形成第一层互连。首先，通过使用抗蚀剂图案(未示出)作为掩膜，在绝缘膜52和停止绝缘膜51的预定区域中形成互连沟槽53。然后，在半导体衬底1的主表面之上(即，在包括互连沟槽的底部和侧壁的绝缘膜52之上)，形成阻挡导体膜(阻挡金属膜)54。可以使用的阻挡导体膜M的例子包括氮化钛膜、钽膜以及氮化钽膜。随后，通过CVD方法、溅射方法等，在阻挡导体膜M之上形成铜籽晶层。此外，使用电镀方法等，在籽晶层之上形成铜镀膜。利用铜镀膜来填充互连沟槽53的内部。然后， 通过CMP方法去除除了互连沟槽53以外的区域中的铜镀膜、籽晶层和阻挡导体膜M，使得形成包含铜作为主要导电材料的第一层互连阳。互连55经由插塞45电耦合到用作η沟道MISFET Qn和ρ沟道MISFET Qp的源极或漏极的η.型半导体区域9b和p+型半导体区域 10b、其栅电极8a和8b等。此后，通过双大马士革方法形成第二层互连，但这里省略对其的描绘和描述。通过上述工艺，完成了本实施例的半导体器件。接着，将更为详细地描述本实施例的效果。首先，将给出在第二热处理中使用微波退火装置的描述。在其中相邻MISFET共享漏极区域的半导体器件中，随着近来半导体器件的尺寸缩小，在MISFET之间的距离即在MISFET的相应栅电极之间的距离S减小。在这种情况下， 如图M的曲线图所示，栅极之间的结泄漏电流倾向于随着上述距离S减小而增加。注意， 图M中曲线图的横轴代表金属硅化物层的膜厚度，其纵轴代表金属硅化物层中的结泄漏电流。图M示出针对其中距离S为llOnnuHOnm和200歷的相应情况的曲线图。这里，可以看出，当随着半导体器件的尺寸减小、金属硅化物层的膜厚度减少到不超过15nm的值时，与当金属硅化物层的膜厚度在约17nm时相比，结泄漏电流迅速增加。出现这种情况是因为由于金属硅化物层的减少的膜厚度，变得难以形成稳定膜厚度的金属硅化物层且由NiSi或NiSi2形成的金属硅化物层例如在半导体衬底的深度方向或者朝着栅电极正下方的沟道区域异常生长。可以看出，相反地，当金属硅化物层的膜厚度也增加时，结泄漏电流增加，如图M 所示。原因在于由于金属硅化物层的增加的膜厚度使金属硅化物层更靠近源极/漏极区域的每一个与阱之间的界面，泄漏电流易于在金属硅化物层和半导体衬底之间流动。本发明人发现，当在第一热处理和第二热处理的每个中都使用导热型退火装置时，如果金属硅化物层的膜厚度减少到不超过15nm的值，则金属硅化物层的膜厚度变得不稳定，且易于出现金属硅化物层的异常生长。一个原因在于在使用导热型退火装置执行的第二热处理中，需要将热处理的温度增加至不少于400°C的高水平，例如约500°C至600°C。 图25是均示出在如下PN二极管中的金属硅化物层和具有第二导电类型的半导体层之间的结泄漏电流(纵轴)对照第二热处理(第二 RTA)的温度(横轴)的曲线图，所述PN 二极管具有通过均使用导热型退火装置的第一热处理和第二热处理形成在半导体衬底之上的金属硅化物层以及经由具有第一导电类型的半导体层形成在金属硅化物层之下的具有第二导电类型的半导体层。图25示出通过改变执行热处理的时间而获得的多个测量结果。可以看出，当第二热处理在约500°C至600°C的高温执行时，每个结泄漏电流值增加，金属硅化物层倾向于恶化且因而工艺裕度较小。因此，为了避免在高温执行第二热处理，在本实施例的第二热处理中，使用了上述的微波退火装置。如图26的曲线图所示，在不少于800W且不多于2000W的每个范围内，微波退火装置的功率(输出)是优良的，并且具体地通过在1500W功率来执行热处理，可以稳定地减少泄漏电流。注意，图沈的曲线图的横轴示出泄漏电流，其纵轴示出累积频率分布。图27中示出的每个曲线图示出了金属硅化物层从薄膜电阻(纵轴)较高的Ni2Si 相相变到薄膜电阻较低的NiSi相的温度(横轴)。图27示出了当在第二热处理使用导热型退火装置(图27中的“RTA”)时以及当在第二热处理使用微波退火装置(图27中的 “MWA”)时金属硅化物层形成在η型衬底之上(N_sub)以及金属硅化物层形成ρ型衬底(Ρ_ sub)之上的相应情况。即，图27示出了当金属硅化物层从富金属相相变成富硅相时的形成曲线。如图27所示，当在第二热处理中使用导热型退火装置时，在约400°C出现相变，而当如本实施例那样在第二热处理中使用微波退火装置时，在约200°C出现相变。S卩，出于上述理由，需要使用不少于400°C例如500°C至600°C的高温在导热型退火装置中执行第二热处理，而在微波退火装置中，可以在约200°C至300°C的低温执行第二热处理。当使用导热型退火装置时，即使在400°C金属硅化物层也可以相变成NiSi相，但实际需要在约500°C至600°C的高温执行热处理。这是因为，在400°C的热处理中，在金属硅化物层中不容易形成NiSi的固态晶体，在第二热处理之后的形成接触插塞或铜互连的步骤中达到的约500°C的温度下，金属硅化物层中的NiSi移动从而可能使金属硅化物层恶化。注意，当在超过600°C的高温执行第二热处理时，金属硅化物层受损而具有恶化的热阻。作为比较示例，图35示出了包含已经通过使用导热型退火装置在500°C至600°C 的高温下执行第二热处理而相变的金属硅化物层41的半导体器件的主要部分横截面图。 注意，图35所示的金属硅化物层41由NiSi形成的多个晶体(晶粒)G1形成。如图35所示，作为高温执行第二热处理的结果，已经异常生长的NiSi的晶体形成为在深度方向朝着半导体衬底1的下表面等延伸。在这种情况下，在金属硅化物层41与半导体衬底1之间容易出现泄漏电流并且半导体器件的可靠性极度恶化。当如上所述使用微波退火装置时可以在低温下执行第二热处理的原因在于，尽管通过利用辐射热加热半导体衬底的方法不可能选择性地加热形成半导体衬底的Si，但是在微波退火装置中可以选择性地加热形成半导体衬底的Si。由于这里使用的5. 8GHz微波是被Si吸收的波长处的微波，所以可以不对包含NiSi、Ni2Si等的金属硅化物层和S^2等的绝缘层而只对主要包含Si的半导体衬底进行直接加热。这里，作为金属的Ni反射微波并因此不通过微波直接加热。也就是，导热型退火装置与微波退火装置之间的差别在于，导热型退火装置通过加热具有高导电率的Ni (即金属)实现硅化，而微波退火装置通过直接加热硅衬底实现硅化。由于Ni具有相对高的扩散系数并且在不低于400°C的温度下显著扩散，所以在需要高温下执行的热处理的、使用导热型退火装置的第二热处理中，难以精确地降低金属硅化物层的膜厚度并防止由异常扩散导致的金属硅化物层的异常生长。相比之下，通过如上所述降低第二热处理的温度，可以防止第二热处理中Ni的异常扩散，防止具有不超过15nm 的膜厚度的金属硅化物层的异常生长，以及减少半导体衬底与金属硅化物层之间的结泄漏电流的增加。在图12所示的每个金属硅化物层41中，在第一热处理之后且在第二热处理之前 Pt (钼)在金属硅化物层41的上表面附近偏析。然而，通过使用微波退火装置执行第二热处理，可以使大量Pt (钼)在金属硅化物层41的内底表面(其为半导体衬底1与金属硅化物层41之间的界面)处偏析。在半导体衬底1与金属硅化物层41之间的界面附近偏析的 Pt层用作阻挡膜，其防止金属硅化物层41中的Ni朝着半导体衬底1转移和扩散。当使用导热型退火装置或灯型退火装置执行第二热处理时，半导体衬底1的表面不是均勻加热的并且频繁出现诸如表面温度局部增加之类的波动。当如此形成温度局部高的部分时，M具有较高扩散系数并倾向于从半导体衬底1的表面扩散到更深的区域。当半导体衬底1的表面因而局部地具有高于期望温度的温度时，Ni扩散到比期望形成金属硅化物层41的区域更深的区域中而形成NiSi晶体或NiSi2晶体。NiSi晶体或NiSi2晶体引起金属硅化物层41的异常生长。在第二热处理中，如果Ni由于热波动而局部扩散到更深区域中，则在每一个所形成的金属硅化物层41的底表面(其是与半导体衬底1的界面)处出现粗糙。结果，金属硅化物层41与η型阱6或ρ型阱5之间的距离，即，η.型半导体区域9b和p+型半导体区域 IOb的厚度，无法保持恒定。在这种情况下，可能在一些位置中无法确定金属硅化物层41与半导体衬底1之间的结泄漏电流的特性并且半导体器件的可靠性可能降低。此外，如果M 局部扩散到更深区域中而形成NiSi或NiSi2，则由此抑制金属硅化物层41的膜厚度的减少。相比之下，如上所述，在本实施例中，Pt(钼)扩散而大量偏析于金属硅化物层41 的底表面处。结果，Pt层可以防止Ni扩散到更深区域中。在使用导热型退火装置的第二热处理中，Pt保持偏析于金属硅化物层41的上层中并且极少地扩散到金属硅化物层41的内底部分。这是因为在使用导热型退火装置的第二热处理中，半导体衬底1达到约500°C的高温，并且Ni的扩散系数大大地超过Pt的扩散系数从而抑制Pt的扩散。在约200°C至300°C的低温下，Pt具有比Ni的扩散系数高的扩散系数，并且其扩散系数随着温度的上升而增加。然而，在约500°C的高温下，Ni具有比Pt 的扩散系数高的扩散系数，并且因此Pt无法扩散。此外，随着热处理温度的上升，每个金属硅化物层41中的热负荷可能增加从而使金属硅化物层41恶化，并且如上所述，Ni的异常扩散变得明显。而且，在使用导热型退火装置的第二热处理中，为了防止热负荷给到金属硅化物层41，需要在少于30秒的时间段内执行热处理。因此，不可能为Pt提供足够的时间来扩散。相比之下，如果如本实施例中那样在第二热处理中使用微波退火装置，则热处理的温度可以降低从而允许在其中Pt具有比Ni更高的扩散系数的状态下执行热处理以及允许大量Pt在金属硅化物层41的内底表面处偏析。此外，由于热处理温度低，所以可以在不少于30秒(例如约60秒至120秒)的时间段上执行热处理。这允许大量Pt偏析于金属硅化物层41的内底表面处，而不管Pt的相对低的扩散系数如何。如上所述，通过如此使得大量Pt偏析于金属硅化物层41与半导体衬底1的表面之间的界面处，可以使得Pt层用作阻挡膜并防止Ni的异常扩散。注意，将使用微波退火装置的第二热处理的加热时间设置为30秒或更多的原因在于，如图观所示，半导体衬底的温度需要30秒才能稳定。图观是均示出半导体衬底的温度(纵轴)对照使用微波退火装置的第二热处理中的加热时间(横轴)的曲线图，并且示出针对其中微波功率设置为200W、800W和2000W的相应情况的曲线图。如从图28所见， 半导体衬底的温度在开始加热之后没有即刻稳定，而是需要30秒的时间稳定。注意，图观中测量的半导体衬底的温度具体是半导体衬底的底表面的温度。然而，由于在微波退火处理中包含Si的半导体衬底被均勻加热，所以推定在金属硅化物层与半导体衬底之间的界面处的半导体衬底的温度也具有与半导体衬底的背表面的温度相同的温度。同样，大量Pt可以在每个金属硅化物层41的内底表面处偏析的原因是由于可以在Ni的扩散系数不增加的这种水平的低温下执行第二热处理。可以如此在低温下执行热处理的原因是由于，在使用微波退火装置的本实施例的半导体器件的制造步骤中，通过直接加热半导体衬底1，包含金属的金属硅化物层41被间接加热，并且与使用主要加热金属的导热型退火装置的情况相比，可以在金属硅化物层41具有较低温度的状态下执行第二热处理。图四是均示出Pt (钼)的偏析度(纵轴)对照第二热处理的温度(横轴)的曲线图，并且示出针对其中已执行导热型退火处理(RTA)和其中已执行微波退火处理(MWA) 的相应情况中的η型扩散层和ρ型扩散层之上的金属硅化物层的曲线图。从图四可见，随着温度增加，Pt的偏析度增加。还可见，当温度增加到某个水平时，Pt的偏析度在η型扩散层之上的金属硅化物层中不太明显地增加，而即使在比该温度更高的温度，Pt的偏析度在 P型扩散层之上的金属硅化物层中也进一步增加。如上使用图2所述的，在具有η型扩散层的η沟道MISFET中，优选防止Pt在金属硅化物层的底部处偏析，而在具有P型扩散层的P沟道MISFET中，优选使得大量Pt在金属硅化物层的底部处偏析。因此，如从图四所见，如果增加热处理的温度，则可以获得Pt的期望分布。图四表明，当使用微波退火装置时，可以在比使用导热型退火装置时更低的温度下实现Pt的这种偏析(扩散)。原因如下如图2 (c)和图2(d)所示，Pt的偏析度在ρ沟道MISFET和η沟道MISFET 中是不同的。也就是，在图12所示的ρ沟道MISFET Qp和η沟道MISFET Qn中，由于不同的杂质(掺杂剂)，晶粒(晶体)直径在P+型半导体区域IOb和η.型半导体区域9b中是不同的。这里提到的晶粒直径是指晶体在沿着半导体衬底1的主表面的方向中的直径。在其中晶粒直径小的n+型半导体区域9b中，Pt难以在晶体之间线性移动，从而Pt不可能扩散。在其中晶粒直径大的P+型半导体区域IOb中，Pt容易在晶体之间线性移动，从而金属硅化物层41中的Pt在ρ沟道MISFET Qp中比在η沟道MISFET Qn中更可能扩散。如上所述，通过在低温下执行第二热处理并且促进Pt的偏析，可以防止金属硅化物层41的异常生长。结果，可以减小CMISFET中的结泄漏电流并提高半导体衬底的可靠性。 此外，通过防止Ni的过量扩散，可以促使每个金属硅化物层41的膜厚度的降低。而且，由于可以防止在金属硅化物层41与半导体衬底1之间的界面处的粗糙以及使前述界面平坦化，所以可以保持CMISFET的性能恒定并且提供半导体器件的可靠性。
接下来，将给出对在第一热处理中使用导热型退火装置而不是微波退火装置的描述。本实施例的半导体器件的制造步骤的特征在于，在用于形成金属硅化物层的第二热处理中，使用微波退火装置来降低热处理的温度。然而，在基本与第二热处理的温度相同的温度下执行的第一热处理中，不使用微波退火装置，而是使用导热型退火装置。这是因为，如使用图20所述的，在第一热处理中使用微波退火装置难以均勻加热其整个表面附接有纯金属的半导体衬底，并且无法控制M的扩散从而金属硅化物层的膜厚度是不均勻的。在第一热处理中不使用微波退火装置的原因不仅是由于利用微波退火装置无法均勻加热其整个表面附接有纯金属的半导体衬底，而且还由于通过使用导热型退火装置主要加热图11所示的金属膜12，更容易在与具有比金属膜12的温度更低的温度的半导体衬底1的界面处形成主要包含Ni2Si的富金属相并且在其中形成NiSi的微晶体。当在第一热处理中使用微波退火装置时，金属膜12反射微波从而包含Si的半导体衬底具有比金属膜12的温度更高的温度。结果，在半导体衬底1与金属硅化物层41之间的界面处，更可能发生Ni的扩散和晶体的形成，并且在包含Ni2Si的富金属相中的金属硅化物层41的较低表面处更可能形成其晶粒直径大于MSi的微晶体的晶粒直径的MSi 的晶体。当在第一热处理中形成其晶粒直径大于NiSi2的微晶体的晶粒直径的NiSi的晶体时，NiSi2或NiSi可能由于随后执行的第二热处理、形成接触插塞的步骤或者形成铜互连的步骤中的高温而异常生长，并且出现金属硅化物层41中增加的结泄漏电流的问题。注意，金属硅化物层41的异常生长不容易出现在第一热处理中，而容易出现在使用导热型退火装置在约500°C至600°C的温度下执行第二热处理时。而且，当在约500°C的高温下在金属硅化物层41之上形成包含W(钨)的接触插塞时或者当在约300°C的温度下执行用于对接触孔之上形成的铜互连进行烘焙的热处理时，容易出现金属硅化物层41的异常生长。因此，当使用微波退火装置进行第一热处理时，容易形成NiSi的晶体或NiSi2的微晶体。结果，即使当使用微波退火装置执行第二热处理时，也无法有效防止金属硅化物层 41的异常生长，金属硅化物层41与半导体衬底1之间的界面变得不均勻，并且金属硅化物层41的膜厚度难以被控制。也就是，如果在第一热处理和第二热处理中的每一个中都使用微波退火装置，则无法获得通过在第二热处理中使用微波退火装置所带来的效果。相比之下，当如在本实施例中那样使用导热型退火装置执行第一热处理时，均包含金属(Ni)的金属硅化物层41和金属膜12具有比半导体衬底1的温度更高的温度。在这种情况下，由于半导体衬底1具有相对低的温度，所以在金属硅化物层41与半导体衬底 1之间的界面处不容易形成NiSi的晶体，并且在均由主要包含Ni2Si的富金属相形成的金属硅化物层41中可以形成NiSi的微晶体。结果，可以抑制Ni的扩散并控制NiSi的形成， 并因此可以防止在随后热处理中的NiSi的异常生长。在本实施例中，在第二热处理中，为了降低其温度使用微波退火装置。然而，在第一热处理中，其温度为250°C至300°C并且原本足够低从而无需使用微波退火装置。出于上述原因，第一热处理使用导热型退火装置，而不是微波退火装置，以由此防止金属硅化物层41的异常生长以及每个金属硅化物层41的膜厚度的不均勻性。这抑制金属硅化物层41中结泄漏电流的增加并允许提高半导体器件的可靠性。
注意，当使用导热型退火装置或灯型退火装置执行热处理时，在半导体衬底的主表面中形成诸如STI的大量绝缘膜的区域中，绝缘膜容易吸热从而在绝缘膜附近形成的元件具有相对高的温度。相比之下，其中未形成大量绝缘膜而密集提供诸如MISFET的元件的区域由于容易吸热的绝缘膜的数目较少而具有相对低的温度的特有特征。也就是，出现如下问题由于元件和隔离区域的布置(布局)图案，半导体衬底的主表面加热的温度变得不均勻。这种特有特征在诸如使用图19描述的灯型退火装置36的辐射型加热装置中尤其明显，并且在Si和SiO2等之间容易产生吸热差异。相比之下，在本实施例中，第二热处理使用微波退火装置来对半导体衬底中的Si 进行直接加热。因此，不管布局如何，都可以均勻加热半导体衬底。在本实施例中，通过使得在低温下执行第二热处理，降低金属硅化物层中的结泄漏电流。这种效果在P沟道MISFET中而不是在η沟道MISFET中尤其明显。同样，在本实施例中，描述了 CMISFET的硅化物层，但本发明并不限于此。例如，同样在图30所示的PN 结二极管Dl中，可以类似地降低金属硅化物层41中的结泄漏电流。图30是示出作为本实施例的变体的二极管Dl的主要部分横截面图。如图30所示，在半导体衬底1的主表面中形成多个隔离区域4。在隔离区域4之间的半导体衬底1的主表面中，形成其中已引入P型杂质(例如B (硼))的ρ型半导体区域10ρ。在ρ型半导体区域IOp的底部中，形成其中已引入η型杂质(例如P(磷))的η型半导体区域9η。在ρ型半导体区域IOp之上，形成金属硅化物层41。ρ型半导体区域IOp 和η型半导体区域9η形成二极管Dl。同样在图30所示的二极管Dl中，当在第二热处理中使用导热型退火装置或灯型退火装置形成金属硅化物层41时，金属硅化物层41异常生长，其膜厚度变得不均勻，等等。 这导致如下问题泄漏电流容易在金属硅化物层41与η型半导体区域9η之间流动。相比之下，通过如在本实施例中那样在第一热处理中使用导热型退火装置而不是微波退火装置并且在第二热处理中使用微波退火装置，可以降低金属硅化物层41中的结泄漏电流。此外，在本实施例的半导体器件中，可以降低图1所示的每个金属硅化物层41的薄膜电阻，如图31和图32所示。图31和图32示出了当在第二热处理中使用导热型退火装置(图31和图32所示的RTA)时以及当在第二热处理中使用微波退火装置(图31和图 32所示的MWA)时金属硅化物层的薄膜电阻。在图31中，每个横轴示出当MISFET共享例如漏极区域时相邻MISFET的相应栅极之间的距离，并且每个纵轴示出前述漏极区域之上的每单位面积的金属硅化物层的薄膜电阻。在图32中，每个横轴示出栅电极的栅极长度，并且每个纵轴示出前述栅电极之上的每单位面积的金属硅化物层的薄膜电阻。在图31中，上面的曲线图示出P沟道MISFET的ρ型扩散层之上的金属硅化物层的薄膜电阻，而下面的曲线图示出η沟道MISFET的η型扩散层之上的金属硅化物层的薄膜电阻。在图32中，上面的曲线图示出由P型多晶硅形成的栅电极之上的金属硅化物层的薄膜电阻，而下面的曲线图示出由η型多晶硅形成的栅电极之上的金属硅化物层的薄膜电阻。如从图31和图32中所见的，在第二热处理中使用微波退火装置的本实施例的半导体器件中，可以将金属硅化物层精确地形成为具有比在使用导热型退火装置时更小的膜厚度。因此，可以降低金属硅化物层的薄膜电阻。同样，如图33和图34所示，与在第二热处理中使用导热型退火装置(图33和图
2634中所示的RTA)的情况相比，在如本实施例中那样在第二热处理中使用微波退火装置(图 33和图34所示的MWA)的情况中，可以降低金属硅化物层与半导体衬底之间的界面(其为金属硅化物层的底表面)处的粗糙并形成平坦界面。图33和图34是作为其纵轴分别示出在P+型半导体衬底中和在n+型半导体衬底中的前述界面的最低位置和其最高位置之差的曲线图。注意，这里提到的P+型半导体衬底对应于例如图1所示的P+型半导体区域10b， 以及这里提到的η.型半导体衬底对应于例如图1所示的η.型半导体区域％。如图33所示，在ρ+型半导体衬底中，当在第二热处理中使用导热型退火装置时具有约7nm高度差的前述界面改进为当使用微波退火装置时具有约3nm的高度差。如图34 所示，在n+型半导体衬底中，当在第二热处理中使用导热型退火装置时具有约5nm高度差的前述界面改进为当使用微波退火装置时具有约2. 5nm的高度差。通过如此在第二热处理中使用微波退火装置，可以精确地控制金属硅化物层的膜厚度。此外，在例如图1所示的 CMISFET中，在金属硅化物层41与η型阱6或ρ型阱5之间的距离变得更均勻。因此，可以保持金属硅化物层41中结泄漏电流的特性恒定并提高半导体器件的可靠性。注意，即使当如本实施例的半导体器件中那样使用微波退火装置执行第二热处理来形成金属硅化物层41时，元件的性能也不比当在第二热处理中使用导热型退火装置来形成金属硅化物层41时的半导体器件的元件性能差。也就是，即使在第二热处理中使用微波退火装置或导热型退火装置，所形成的MISFET的阈值电压、关态电流或寿命也基本相同。尽管至此基于本发明的实施例具体描述了本发明人实现的本发明，但本发明并不限于前述实施例。将明白的是，在不脱离本发明的精神的范围内可以在本发明中进行各种修改和变化。本发明在应用于包括具有金属硅化物层的半导体元件的半导体器件的制造技术时是有效的。
权利要求
1.一种制造半导体器件的方法，包括以下步骤(a)制备半导体衬底；(b)在所述半导体衬底中形成半导体区域；(c)在包括所述半导体区域的半导体衬底之上形成金属膜；(d)执行第一热处理以使所述金属膜选择性地与所述半导体区域反应，并在所述半导体区域之上形成金属硅化物层；(e)在所述步骤(d)之后，去除所述金属膜的未反应部分，以在所述半导体区域之上保留所述金属硅化物层；(f)在所述步骤(e)之后，执行第二热处理；以及(g)在所述步骤(f)之后，在包括所述金属硅化物层的所述半导体衬底之上形成绝缘膜，其中，在所述骤(d)中，使用导热型退火装置执行所述第一热处理，以及其中，在所述步骤(f)中，使用微波退火装置执行所述第二热处理。
2.根据权利要求1所述的制造半导体器件的方法， 其中所述金属膜包含Ni和Pt，以及其中，在所述步骤(d)中，Pt通过所述第二热处理而在所述金属硅化物层的底表面处偏析。
3.根据权利要求1所述的制造半导体器件的方法，其中，在所述步骤(d)中，通过所述第一热处理形成主要由Ni2Si形成的金属硅化物层，以及其中，在所述步骤(f)中，通过所述第二热处理将所述金属硅化物层相变成NiSi相。
4.根据权利要求1所述的制造半导体器件的方法，其中，在所述步骤(d)中形成的所述金属硅化物层包括NiSi的微晶体。
5.根据权利要求1所述的制造半导体器件的方法，其中，在所述步骤(f)中，通过将所述微波退火装置的功率控制在不小于800W且不多于2000W的范围内来进行所述第二热处理。
6.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤(h)形成耦合构件，所述耦合构件包含W且从所述绝缘膜的上表面延伸到达所述金属硅化物层的上表面。
7.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤(i)在所述步骤(f)之后，在所述半导体衬底之上形成包含Cu的互连。
8.根据权利要求1所述的制造半导体器件的方法， 其中，所述金属硅化物层的膜厚度不超过15nm。
9.根据权利要求1所述的制造半导体器件的方法，其中，所述半导体区域形成场效应晶体管的源极/漏极区域中的每个区域。
10.一种半导体器件，包括ρ型半导体层，设置在半导体衬底的主表面的第一区域中； η型半导体层，设置在所述半导体衬底的所述主表面的第二区域中； 第一硅化物层，形成在所述P型半导体层的上表面之上且包含Ni和Pt ；以及第二硅化物层，形成在所述η型半导体层的上表面之上且包含Ni和Pt， 其中，在所述第一硅化物层的底表面中的Pt的浓度比在所述第二硅化物层的底表面中的Pt的浓度高。
11.根据权利要求10所述的半导体器件，其中，在所述第二硅化物层的上表面中的Pt的浓度比在所述第一硅化物层的上表面中的Pt的浓度高。
12.根据权利要求10所述的半导体器件，其中，在所述第一硅化物层的上表面、所述第一硅化物层的底表面以及所述第一硅化物层的上表面和底表面之间的区域中的每个中，以基本相同的比例包含Si和Pt，以及其中，在所述第二硅化物层中，Pt与Si之比随着从所述第二硅化物层的上表面朝着其底表面之间的距离增加而减小。
13.根据权利要求10所述的半导体器件，其中，所述P型半导体层和所述η型半导体层中的每个形成场效应晶体管的源极/漏极区域中的每个。
全文摘要
本发明提供一种半导体器件及其制造方法。其中通过自对准硅化工艺形成金属硅化物层的半导体器件在可靠性上得到改善。通过根据局部反应方法的自对准硅化物工艺，在栅电极、n+型半导体区域和p+型半导体区域的相应表面之上形成金属硅化物层。在形成金属硅化物层时的第一热处理中，使用导热型退火装置进行半导体晶片的热处理。在第二热处理中，使用微波退火装置进行半导体晶片的热处理，由此降低第二热处理的温度并防止金属硅化物层的异常生长。因此，减小金属硅化物层中的结泄漏电流。
文档编号H01L21/28GK102479696SQ20111037940
公开日2012年5月30日 申请日期2011年11月18日 优先权日2010年11月19日
发明者山口直 申请人:瑞萨电子株式会社