半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置。
背景技术：
近年来，碳化硅(SiC)等带隙比硅宽的半导体材料(宽带隙半导体材料)，作为适合在要求高耐压的环境下使用的半导体装置的半导体材料而备受瞩目。例如，SiC具有与硅(Si)相比绝缘破坏电场强度高约10倍这样的优越特性，因此能够实现高的反向电压阻止特性。将SiC用作半导体材料而制造出的(以下设由SiC构成)作为双极型半导体装置的PU结二极管，与将Si用作半导体材料而制造出的(以下设由Si构成)pn结二极管相比，能够实现格外优越的性能。具体而言，由SiC构成的pn 二极管在例如具有IOkV级以上的高耐压的情况下，与 由Si构成的pn 二极管相比，顺方向电压约在1/4以下，关断时的速度相应的反向恢复时间约在1/10以下，较高速，能够将电力损耗降低至由Si构成的pn结二极管的约1/6以下。因而，期待由SiC构成的pn 二极管对节能化做出较大贡献(例如，参照下述非专利文献I)。另外，通过将SiC用作半导体材料而实现了高耐压的开关装置(以下设为高耐压半导体开关装置)，与由Si构成的开关装置相比，也能够大幅度地降低电力损耗。因而，在由SiC构成的高耐压半导体开关装置中也期待着对节能化做出较大贡献。图11是表示现有的开关装置的剖视图。作为由SiC构成的开关装置而开发了图 11 所不的 SiC-IGBT (Insulated Gate Bipolar Transistor :绝缘栅型双极性晶体管)、SiC-MAGBT(MOS accumulated channel gate bipolar transistor)等由宽带隙半导体材料构成的双极性晶体管，并且公开了其特性(例如参照下述专利文献I、非专利文献2 4)。在图11所示的SiC-IGBT中，符号1001 1010以及1020分别表示ιΓ漂移层、ρ阱层、P+接触层、η.发射极层、栅极电极、发射极电极、栅极绝缘膜、η缓冲层、ρ+集电极层、集电极电极、JFET (Junction Field-Effect Transistor)区域。然而，目前，在为了供给大电力以及中电力而要求高耐压的开关装置中大多数采用由Si构成的Si-IGBT，由Si构成的Si-IGBT在各种应用领域中被广泛使用。Si-IGBT例如耐压实现了 6kV级程度，并被产品化。另一方面，具有6kV级以上的耐压的Si-IGBT，因为电力损耗的降低等其他特性下降，导致难以兼顾其他特性和高耐压。为此，实现了 6kV级以上的耐压的Si-IGBT还未被产品化。例如，图11所示那样的SiC-IGBT，实现了在Si-IGBT中难以实现的13kV级的高耐压，并且实现了在Si-IGBT中难以实现的200°C的高温环境下的使用。而且，SiC-IGBT与耐压IOkV级的SiC-MOSFET (例如参照下述非专利文献2)等的单极型开关装置相比，通电状态下的导通电阻低。具体而言，例如耐压IOkV级的SiC-MOSFET的每单位面积的导通电阻约IOOm Ω · cm2，而在耐压13kV级的SiC-IGBT中实现了大幅度地降低为22m Ω · cm2的每单位面积的导通电阻。另外，SiC-IGBT极其高速地动作。例如，SiC-IGBT的关断时间约150ns，SiC-IGBT的截止动作与已经被产品化了的耐压6kV级的Si-IGBT相比缩短至1/10以下的时间。现有技术文献专利文献专利文献I :日本特开2005-223220号公报非专利文献非专利文献I :菅原良孝、大電力変換用SiC八I 一〒- ^ ^、応用物理、応用物理学会、2001年、第70卷、第5号、p. 530-535非专利文献2 :工Λ夕4 夕' 7 (Μ K. Das)、他10名、了 13kV4工4十一 M r
4 V —工戈一予弋木卟IGBT々4文口々Rdiff, on 7 > K 7 T ^卜叉4夕予 > 夕.' (A13kV
4H_SiC n-channel IGBT with Low Rdiff, on and Fast Switching)
'J 了斤寸 4 工 >77 才一 (Material Scien ce Forum)、2009 年、第 600-603 卷、p.1183-1186非专利文献3 :夕4 · r J (K. Asano)、他2名、了乂 <卟々卟卜9 ,W术^ r-i 4 工彳千一工叉了 -i V 一 K 彳水。一 ”〒)' 八 7- MAGBT (A Novel Ultra Hig h Voltage4H-SiC Bipolar Devic e MAGBT)、7。口'> 一 r 4 7 才 7'' 19th ^ > 夕一于 '>3 于卟V父求夕々厶才^八7 —七务2父夕' 夕夕一 r ^ % 7 > K IC文(Proceedings of 19th I nternational Symposium on Power Semiconductor Devices and ICs)、2004 年、p.305-308非专利文献4 : 7 4 7 方 7 9 (Y. Sugawara)、他 5 名、I2· 7kV 々卟卜 9 ,W 术 ^r -I 3工大了 4夕一 a笑工r4r4 F'々欠一卜夕一父一才7寸4 ij ^夕SICGT (12. 7kVUltra High Voltage SiC Comm utated Gate Turn-off Thyristor :SICGT)、7° n — r4父夕'' : 才7'' 19th ^父夕——于V彐于卟V父水1 y'々厶才父八7——七务2父夕'夕夕——r
/< % r > K IC 文' (Proceedings of 19th Inte rnational Symposium on Power Semiconductor Devices and ICs)、2004 年、p. 365-368

发明内容
(发明所要解决的课题)然而，本发明者反复专心研究的结果，新明确了会产生如下问题。上述的非专利文献2 4所示的开关装置的构造，并未提及到由于基于宽带隙半导体材料固有的特性的制约、因由宽带隙半导体材料构成的半导体基板的加工精度引起的制约，在实现由宽带隙半导体材料构成的开关装置(以下设为宽带隙半导体开关装置)的本来性能上存在各种问题。在制造宽带隙半导体开关装置之际产生的上述问题，尤其在实现高性能且高可靠性的宽带隙半导体开关装置上成为深刻的问题。具体而言，图11所示的SiC-IGBT这种宽带隙半导体开关装置，由于作为宽带隙半导体材料的特征的宽带隙的原因，在顺方向施加电压时直至开始流动导通电流为止的内建电压会变得格外大。例如，Si-IGBT的内建电压约0. 7V，而SiC-IGBT的内建电压约2. 7V。即，即便顺方向施加电压，在施加电压达到约2. 7V之前SiC-IGBT不会被通电，所以存在电力损耗增大这样的第I问题。另外，在不会较大程度地有损SiC的ρ型单结晶的结晶品质的情况下添加P型杂质来使P型单结晶生成，难以获得具有IXlO2ciCnT3以上的高杂质浓度的P型单结晶。因而，将SiC用作半导体材料来使ρ型单结晶生长的半导体基板(以下设为ρ型SiC支承基板)，具有无法降低电阻率这样的材料固有的问题。例如，在利用P型SiC支承基板来制作图11所示的SiC-IGBT的情况下，越加厚由ρ型SiC支承基板构成的ρ+集电极层1009，则p+集电极层1009中的内部电阻越高，因此SiC-IGBT的电力损耗越增大。因此，需要使P+集电极层1009极力变薄为例如约10 μ m程度。 然而，在减薄了 P+集电极层1009的情况下，SiC-IGBT整体的厚度变薄。例如，在上述的非专利文献2所示的具有13kV级的耐压的SiC-IGBT中，SiC-IGBT整体的厚度为150 200 μ m以下。另外，在减薄SiC-IGBT整体的厚度的情况下，形成SiC-IGBT的以SiC为半导体材料的晶片(以下设为SiC晶片)被加工得较薄，但是被加工得较薄且具有平坦形状的SiC晶片，在每次进行用于形成SiC-IGBT的各种工艺之时，会变化成弯曲成凸状的状态或弯曲成凹状的状态，从而变形为复杂的弯曲形状。一般，对宽带隙半导体材料进行的各种热处理需要在高温度下处理，所以SiC晶片的弯曲会被进一步助长而变大。在SiC晶片弯曲了的情况下，难以在SiC晶片的表面或表面层形成通过蚀刻等形成的微细图案，或者由于通过各种处理装置对SiC晶片施加的外力(以下设为机械应力)以及热量(以下设为热应力)而导致SiC晶片破坏，或者即便未达到破坏程度但是却在SiC晶片中产生了多个各种各样的缺陷等问题。SiC晶片所产生的缺陷会招致泄漏电流的增大或内部噪声的增大，成为较大程度有损SiC-IGBT的性能的原因。另外，由于SiC晶片的弯曲变大，所以无法形成使宽带隙半导体材料本来的高性能发挥出来的SiC-IGBT。纵使假设能够形成使宽带隙半导体材料本来的高性能发挥出来的SiC-IGBT，也存在成品率会极端下降，较大程度地有损经济性这样的第2问题。而且，为了防止SiC-IGBT的P+集电极层1009中的内部电阻变高，不得不如上述那样将P+集电极层1009形成得较薄。因而，在将SiC-IGBT安装于封装体之际的芯片焊接时，存在由于使焊料熔融的擦洗工序而使得SiC-IGBT产生机械应力的顾虑。另外，在安装SiC-IGBT时、以及在安装后的SiC-IGBT工作时，存在由于宽带隙半导体材料和构成封装体的材料的热膨胀率差而对SiC-IGBT施加热应力的顾虑。在对SiC-IGBT施加了机械应力或热应力的情况下，SiC-IGBT的p+集电极层1009中会产生较多的缺陷。P+集电极层1009中产生的缺陷容易达到P+集电极层1009与η缓冲层1008的接合，从而使泄漏电流增大。在泄漏电流增大了的情况下，存在会有损SiC-IGBT的性能这样的第3问题。而且，由于SiC晶片的弯曲、或因SiC-IGBT的ρ+集电极层1009变薄引起的机械应力或热应力，在由宽带隙半导体材料构成的SiC-IGBT的各层会产生大量的各种缺陷。这些缺陷之中的层叠缺陷，使得晶格结点的原子由于所注入的少数载流子与结晶的晶格结点碰撞之时产生的碰撞能量而活动，导致放大了层叠缺陷的大小。层叠缺陷的大小放大的性质是宽带隙半导体特有的性质。层叠缺陷会捕获宽带隙半导体材料内的少数载流子并再结合，不是使其有助于通电而是使其消灭。因此，SiC-IGBT的内部电阻增大。因此，由SiC-IGBT这种的宽带隙半导体材料而制作出的双极型的半导体装置，由于在装置工作并通电的期间内所注入的少数载流子，使得层叠缺陷增大，因此内部电阻增大。由此，存在装置的可靠性较大程度地降低这样的第4问题。为了缓和无法加厚成为SiC-IGBT的P+集电极层1009的半导体基板的这一问题，例如在图11所示的SiC-IGBT中将n_漂移层1001形成得更厚而不设置η缓冲层1008的非穿通型构造是公知的(未图示)。然而，在非穿通型构造的SiC-IGBT的情况下，产生因η_漂移 层变厚而引起的第5问题。即，由于将η—漂移层形成得较厚，达到在施加与规定的耐压相当的反向电压时所形成的耗尽层的宽度以上，因此产生η_漂移层的内部电阻会增大与η_漂移层的变厚量相应的量，导致电力损耗增大这样的问题。另外，在当前的外延层的形成技术中，利用SiC形成的外延层如上述那样大多存在各种结晶缺陷。因而，具备了由外延层构成的η—漂移层的SiC-IGBT，越是加厚η—漂移层，η—漂移层内的结晶缺陷越增加，从而反向电压施加时(截止时)的泄漏电流会急剧增大。由此，具备了由外延层构成的η—漂移层的SiC-IGBT耐压下降，成品率较大程度下降。另一方面，具备了由外延层构成的η_漂移层的SiC-IGBT，在顺方向电压施加时(导通时)，顺方向电压的劣化进一步加剧而有损可靠性，因此产生了在由Si构成的Si-IGBT中未曾产生的极其深刻的问题。已明确了在向具备了由外延层构成的n_漂移层的SiC-IGBT施加顺方向电压之时所产生的问题，主要因由SiC形成的外延层所产生的结晶缺陷之中的层叠缺陷引起，与向SiC-IGBT施加顺方向电压而通电相随地层叠缺陷增大而产生外延层内的层叠缺陷。然而，关于在向具备了由外延层构成的η—漂移层的SiC-IGBT施加了反向电压之时所产生的问题，尚未明确在由SiC形成的外延层所产生的结晶缺陷之中的哪个结晶缺陷是主要原因。另外，由于非穿通型构造的SiC-IGBT未设置η缓冲层，所以从ρ+集电极层向杂质浓度低于P+集电极层的η—漂移层注入的载流子变得过剩，在施加反向电压之时残留于11_漂移层内的残留载流子增大。在残留于η—漂移层内的残留载流子增大了的情况下，非穿通型构造的SiC-IGBT的关断时间变长，从而产生关断损耗增大这样的问题。本发明为了消除上述现有技术所存在的问题点，其目的在于提供一种降低了电力损耗的半导体装置。另外，本发明为了消除上述现有技术所存在的问题点，其目的在于提供一种经济性高的半导体装置。此外，本发明为了消除上述现有技术所存在的问题点，其目的在于提供一种可靠性高的半导体装置。(用于解决课题的技术方案)为了解决上述课题并达成本发明的目的，本发明涉及一种半导体装置，在由带隙比硅宽的半导体材料构成的第I导电型的半导体基板上设置有至少I个以上的双极性晶体管以及至少I个以上的单极性晶体管，所述半导体装置的特征在于，具备第I导电型的第I半导体层，其在所述半导体基板的第I主面侧构成所述半导体基板；第I导电型的第2半导体层，其在所述半导体基板的第2主面侧构成所述半导体基板，并且杂质浓度高于所述第I半导体层；第I导电型的第3半导体层，其设置在所述第I半导体层与所述第2半导体层之间，至少与所述第I半导体层相接；凹部，其设置在所述半导体基板的第2主面侧，贯通所述第2半导体层而到达所述第3半导体层；第2导电型的第4半导体层，其设置在所述凹部的底面，与所述第3半导体层相接；所述双极性晶体管的输出电极，其与所述第4半导体层相接；所述双极性晶体管的输入电极以及控制电极，设置在所述半导体基板的第I主面侧的与所述凹部对应的位置；凸部，其与所述凹部对应地形成在所述半导体基板的第2主面侧；所述单极性晶体管的输出电极，其设置在所述凸部的表面，与所述双极性晶体管的输出电极电连接；所述单极性晶体管的输入电极，其设置在所述半导体基板的第I主面侧的与所述凸部对应的位置，与所述双极性晶体管的输入电极电连接；和所述单极性晶体管的控制电极，其设置在所述半导体基板的第I主面侧的与所述凸部对应的位置，与所述双极性晶体管的控制电极电连接。双极性晶体管是IGBT、MAGBT, SI闸流晶体管等具有内建电压的晶体管。由于SI闸流晶体管不具有闸流晶体管的自我保持功能，所以对应于双极性晶体管。单极性晶体管是 MOSFET、JFET、SIT、SIAFET 等。另外，本发明涉及的半导体装置在上述发明中的特征在于，所述单极性晶体管以及所述双极性晶体管被并联地电连接。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述凹部被设置有多 个，在所述半导体基板的与所述凹部对应的位置分别设置有所述双极性晶体管，多个所述双极性晶体管的各输入电极、各输出电极以及各控制电极分别被电连接。另外，本发明涉及的半导体装置在上述发明中的特征在于，所述凸部被设置有多个，在所述半导体基板的与所述凸部对应的位置分别设置有所述单极性晶体管，多个所述单极性晶体管的各输入电极、各输出电极以及各控制电极分别被电连接。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述双极性晶体管由多个双极性晶体管单元构成，多个所述双极性晶体管单元的各输入电极、各输出电极以及各控制电极分别被电连接。另外，本发明涉及的半导体装置在上述发明中的特征在于，所述单极性晶体管由多个单极性晶体管单元构成，多个所述单极性晶体管单元的各输入电极、各输出电极以及各控制电极分别被电连接。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述半导体装置还具备所述双极性晶体管的第2导电型的第5半导体层，选择性设置在所述第I半导体层的与所述凹部对应的位置的表面层；和所述双极性晶体管的第I导电型的第6半导体层，选择性设置在所述第5半导体层的表面层，所述双极性晶体管的输入电极与所述第6半导体层相接。另外，本发明涉及的半导体装置在上述发明中的特征在于，所述半导体装置还具备所述单极性晶体管的第2导电型的第7半导体层，选择性设置在所述第I半导体层的与所述凸部对应的位置的表面层；和所述单极性晶体管的第I导电型的第8半导体层，选择性设置在所述第7半导体层的表面层，所述单极性晶体管的输入电极与所述第8半导体层相接。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述双极性晶体管，具有在所述半导体基板与所述双极性晶体管的控制电极之间以与所述半导体基板接触的方式设置有栅极绝缘膜的绝缘栅构造，所述单极性晶体管，具有在所述半导体基板与所述单极性晶体管的控制电极之间以与所述半导体基板接触的方式设置有栅极绝缘膜的绝缘栅构造。
另外，本发明涉及的半导体装置在上述发明中的特征在于，所述半导体装置还具备所述双极性晶体管的第I导电型的第6半导体层，其选择性设置在所述第I半导体层的与所述凹部对应的位置的表面层；所述双极性晶体管的第2导电型的第9半导体层，其以与所述第6半导体层分开的方式选择性地设置在所述第I半导体层的与所述凹部对应的位置的表面层；所述单极性晶体管的第I导电型的第8半导体层，其选择性设置在所述第I半导体层的与所述凸部对应的位置的表面层；和所述单极性晶体管的第2导电型的第10半导体层，其以与所述第8半导体层分开的方式选择性地设置在所述第I半导体层的与所述凸部对应的位置的表面层，所述双极性晶体管具有以与所述第9半导体层接触的方式设置有所述双极性晶体管的控制电极的栅极构造，所述单极性晶体管具有以与所述第10半导体层接触的方式设置有所述单极性晶体管的控制电极的栅极构造。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述第4半导体层是生长在从所述凹部的底面露出的所述第3半导体层的表面上的外延层。 另外，本发明涉及的半导体装置在上述发明中的特征在于，所述第4半导体层是通过向在所述凹部的底面露出的所述第3半导体层注入第2导电型杂质而形成的半导体层。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述半导体装置还具备包围所述双极性晶体管以及所述单极性晶体管的电场弛豫区域。另外，本发明涉及的半导体装置在上述发明中的特征在于，所述电场弛豫区域设置在所述半导体基板的与在外周部所设的凸部对应的位置。此外，本发明涉及的半导体装置在上述发明中的特征在于，所述第3半导体层还与所述第2半导体层相接。根据本发明，通过上述构成，向双极性晶体管以及单极性晶体管这两方元件的栅极电极(控制电极)施加栅极电压，由宽带隙半导体材料构成的SiC-IGBT这种双极性晶体管在内建电压以下的顺方向电压下无法驱动，而并联连接的由宽带隙半导体材料构成的MOSFET这种单极性晶体管能够从零V附近开始驱动。而且，在内建电压以上的顺方向电压下，能够驱动双极性晶体管以及单极性晶体管这两方元件。其结果，本发明的半导体装置在双极性晶体管的内建电压以下的顺方向电压下也能获取输出，因此可以大幅度地降低电力损耗，从而能够解决上述第I问题。另外，在向双极性晶体管以及单极性晶体管这两方元件的栅极电极施加了栅极电压之际，即便在双极性晶体管的内建电压以下的顺方向电压下，在双极性晶体管的发射极(输入电极)与单极性晶体管的漏极(输出电极)之间也能作为单极性晶体管动作而被通电，所以可以有效利用半导体装置的面积。而且，在施加了双极性晶体管的内建电压以上的顺方向电压之时，双极性晶体管被驱动，并且从双极性晶体管的P+集电极层(第4半导体层)注入的载流子还流入单极性晶体管的η—漂移层(第I半导体层)从而引起电导率调制。因而，单极性晶体管作为双极性晶体管动作。由此，可以有效利用半导体装置的面积。另外，在构成本发明的半导体装置(以下设为复合开关装置)时，采用具有例如300 μ m以上的厚度、且杂质浓度高于n_漂移层的η型的SiC支承基板。SiC支承基板成为单极性晶体管的η漏极层(第2半导体层)。在SiC支承基板的第I主面依次层叠η缓冲层(第3半导体层)、η_漂移层来构成SiC基板，在该SiC基板上设置双极性晶体管以及单极性晶体管。作为一例，说明具有绝缘栅构造的双极性晶体管(或单极性晶体管)的构成。在n_漂移层的表面选择性设置P体层(第5半导体层)。进而，在P体层的表面层设置多个n+发射极层(第6半导体层、或n+源极层 第8半导体层)。在ρ体层以及多个η+发射极层(或η+源极层)的表面设置发射极电极(或源极电极)。另外，在η—漂移层与η+发射极层(或η+源极层)之间的ρ体层上，隔着栅极绝缘膜设置栅极电极。栅极绝缘膜以及栅极电极被设置成两端分别跨在η—漂移层和η+发射极层(或η+源极层)上而存在。可是，在形成双极性晶体管以及单极性晶体管的各自的各种电极之前，利用例如研磨或研削、蚀刻等公知手法将SiC基板加工得较薄，使得从SiC基板的第2主面起η漏极层的厚度变为150 μ m以下优选变为80 μ m以下。在SiC基板的加工过的一侧的主面，例如按照外周部为凸部、且SiC基板的中央部具有多个凹凸的方式设置凹部以及凸部。通过采用上述构成，本复合开关装置中的配置，在SiC基板的与外周部的凸部对 置的第I主面例如配置有JTE (Junction Termination Extension)等包含电场弛豫层的耐压构造部，并且在SiC基板的外周部的凸部的内部所相邻的凹部配置有双极性晶体管，进而在内部所相邻的凸部配置有单极性晶体管。凹部以在其底面可露出η缓冲层的深度进行设置，并在凹部的底面露出的η缓冲层的表面设置有浓度高于η缓冲层的ρ+集电极层。在P+集电极层的表面形成有集电极电极。在凸部的至少表面设置单极性晶体管的漏极电极。也可以从凸部的表面向侧面跨过的方式设置单极性晶体管的漏极电极。双极性晶体管的集电极电极和单极性晶体管的漏极电极被电连接。通过将本发明的复合开关装置设为上述构造，能够在成为η漏极层的SiC支承基板较厚的部分之间形成为了高性能化而微细图案必不可少的栅极层(第9半导体层、第10半导体层)、发射极层、源极层。因而，能够大幅度抑制在复合开关装置的制作过程中的SiC晶片的弯曲，容易利用光蚀刻等形成微细图案。并且，能够防止构成形成于SiC晶片的复合开关装置的各元件由于机械应力以及热应力而受到破坏，或者产生多种缺陷。另外，通过将本发明的复合开关装置设为上述构造，从而不必利用会形成较多结晶缺陷的较厚的P型SiC支承基板，利用η型SiC支承基板就能构成复合开关装置。最终，因为将η型SiC支承基板的厚度变薄至150 μ m以下优选80 μ m以下，所以能够大幅度地抑制由SiC支承基板构成的η漏极层部分中的内部电阻。这样，可以实现元件的微细化，并且也能够大幅度地抑制由SiC支承基板构成的η漏极层部分中的内部电阻，所以能够发挥由宽带隙半导体材料构成的复合开关装置本来的高速且低损耗等高性能，并且能够提高成品率。由此，能够较大程度提高经济性，从而能够解决上述第2问题。另外，因为P+集电极层形成于凹部的底面，所以在进行芯片焊接时能够避免热膨胀系数差异较大的封装体与P+集电极层被直接连接。由此，能够避免向P+集电极层直接施加热应力或机械应力，且能够大幅度地抑制裂纹及缺陷的产生。进而，因为在引线接合SiC基板之际SiC基板的凸部与封装体接触来支撑SiC基板，所以能够大幅度地缓和由于为了增大金属丝的压接力而施加的机械应力导致向凹部施加的应力变大，且能够进一步抑制裂纹及缺陷的产生。因此，能够抑制由P+集电极层产生缺陷而导致的P+集电极层与η缓冲层接合过程中的泄漏电流的增大，能够抑制复合开关装置的双极性晶体管的性能受损，从而能够解决上述第3问题。另外，如上述那样，能够抑制由于成为η漏极层的SiC支承基板薄或P+集电极层薄而导致的、在复合开关装置的制作过程中产生的SiC晶片的弯曲、在复合开关装置的安装过程中增大的向SiC支承基板施加的热应力以及机械应力，能够大幅度地降低层叠缺陷等各种缺陷的产生。其结果，能够抑制因层叠缺陷引起的复合开关装置的内部电阻的增大，能够提高可靠性，从而能够解决上述第4问题。另外，通过具备η缓冲层的构成，能够采用可进一步减薄η—漂移层的“穿通型构造”。即，因为在穿通型构造的半导体装置中耗尽层变薄，所以在施加相当于耐压的反向电压时，耗尽层在η—漂移层内充分扩展，进而还扩展进入至杂质浓度高于η—漂移层的η缓冲层内。但是，通过将η缓冲层设为规定的厚度和规定的杂质浓度，能够使耗尽层在η缓冲层内结束，从而能够确保耐压。其结果，与非穿通型构造的半导体装置相比，因为能够将η_漂移层变得相当薄，所以能够将η—漂移层的内部电阻减少与η—漂移层的变薄量相应的量，降低电力损耗。另外， η_漂移层越厚越急剧增大的反向电压施加时的泄漏电流也能够降低，成品率增加较大。另一方面，在复合开关装置导通之际的通电时的顺方向电压的劣化也得到抑制，并能够提高可靠性，所以能够解决上述第5问题。进而，能够抑制来自P+集电极层的过剩载流子的注入，所以能够降低复合开关装置截止时的残留载流子，能够加快关断时间，也能够降低关断损耗。这样，复合开关装置即便在零V附近的较低的顺方向偏压时也能够输出电力，并且在双极性晶体管的内建电压以上的情况下根据电导率调制效果能够输出大电力。另外，能够大幅度地抑制在半导体装置制作过程中的SiC晶片的弯曲，能够大幅度地抑制在半导体装置内部产生的包含层叠缺陷的各种缺陷。进而，能够降低η_漂移层的厚度，所以除了能够实现复合开关装置的低损耗·低泄漏电流这样的高性能化，还能够提高可靠性及成品率提高带来的经济性。(发明效果)根据本发明涉及的半导体装置，可以起到能降低电力损耗这样的效果。另外，根据本发明涉及的半导体装置，可以起到能提高经济性这样的效果。根据本发明涉及的半导体装置，可以起到能提高可靠性这样的效果。


图I是表示实施方式I涉及的半导体装置的平面布局的平面图。图2是图I的切断线Α-Α’处的剖视图。图3是实施方式I涉及的半导体装置的主要部分剖视图。图4是实施方式I涉及的半导体装置的主要部分剖视图。图5是表示实施方式2涉及的半导体装置的平面布局的平面图。图6是实施方式3涉及的半导体装置的主要部分剖视图。图7是实施方式3涉及的半导体装置的主要部分剖视图。图8是实施方式4涉及的半导体装置的主要部分剖视图。图9是实施方式4涉及的半导体装置的主要部分剖视图。
图10是表示实施方式6涉及的半导体装置的剖视图。图11是表示现有的开关装置的剖视图。
具体实施例方式以下，参照附图，详细说明本发明涉及的半导体装置以及半导体装置的制造方法的优选实施方式。在本说明书以及说明书附图中，在冠有η或ρ的层或区域中，分别意味着电子或空穴为多数载流子。另外，η或ρ附有的+以及-，分别意味着与未附有+以及-的层或区域相比为高杂质浓度以及低杂质浓度。此外，在以下的实施方式的说明以及附图中，对同样的构成赋予同一符号，并省略重复的说明。(实施方式I)图I是表示实施方式I的半导体装置的平面布局的平面图。另外，图2是图I的 切断线Α-Α’处的剖视图。图1、2所示的半导体装置，是在由碳化硅(SiC)的四层周期六方晶(4H-SiC)等带隙宽于硅的材料(宽带隙半导体)构成的同一半导体基板(SiC基板)上形成的多个元件构成的具有例如IOkV级的耐压的开关装置(以下设为复合开关装置)I。如图I所示，在复合开关装置I的平面布局中，作为由宽带隙半导体构成的绝缘栅型场效应晶体管(M0SFET、单极性晶体管)的形成区域的MOSFET区域2被配置于SiC基板的中央部。作为由宽带隙半导体构成的绝缘栅型双极性晶体管(IGBT、双极性晶体管)的形成区域的IGBT区域3a、3b被配置成与MOSFET区域2相接并夹持MOSFET区域2。在SiC基板的外周部，作为耐压构造部4a的JTE (Junction TerminationExtension、电场弛豫区域)4以及η沟道截断环5被相互分开地设置。MOSFET区域2以及IGBT区域3a、3b被耐压构造部4a包围。JTE4包围MOSFET区域2以及IGBT区域3a、3b。η沟道截断环5包围JTE4。另外，JTE4在MOSFET区域2的、MOSFET区域2以及IGBT区域3a、3b并排配置的方向(以下设为元件配置并排方向)上与IGBT区域3a、3b相接，在与元件配置并排方向正交的方向(以下设为元件配置正交方向)上与MOSFET区域2以及IGBT区域3a、3b相接。在MOSFET区域2中，设置有多个MOSFET单元(未图示)并联连接而成的MOSFET。MOSFET单元具有例如长方形状的平面形状。多个MOSFET单元在元件配置并排方向上并排配置。另外，多个MOSFET单元的各栅极电极(控制电极)、各源极电极(输入电极)、以及各漏极电极(输出电极)分别被电连接。在IGBT区域3a、3b中，分别设置有多个IGBT单元(未图示)并联连接而成的IGBT0 IGBT单元具有例如长方形状的平面形状。在IGBT区域3a、3b中，多个IGBT单元在元件配置并排方向上并排配置。多个IGBT单元的各栅极电极(控制电极)、各发射极电极(输入电极)、以及各集电极电极(输出电极)分别被电连接。设置在MOSFET区域2的MOSFET及设置在IGBT区域3a、3b的IGBT的栅极电极彼此之间被电连接(未图示)。设置在MOSFET区域2的MOSFET的源极电极及设置在IGBT区域3a、3b的IGBT的发射极电极被电连接(未图示)。设置在MOSFET区域2的MOSFET的漏极电极以及设置在IGBT区域3a、3b的IGBT的集电极电极被电连接(未图示)。复合开关装置I具有例如正方形状的平面形状。复合开关装置I在元件配置并排方向以及元件配置正交方向上的宽度分别可以为4mm。MOSFET单元以及IGBT单元都可以是在元件配置并排方向上的宽度为约16 μ m，在元件配置正交方向上的宽度为2. 5mm。在MOSFET区域2中配置有例如约45个MOSFET单元(未图示)。在IGBT3a、3b中分别配置有55个IGBT单元(未图示)。JTE4的宽度在元件配置并排方向以及元件配置正交方向上都可以为约500 μ m。接着，利用图2来说明复合开关装置I的主要剖面构造。如图2所示，复合开关装置I利用成为MOSFET单元的η漏极层(第2半导体层)6的SiC支承基板来制作。在SiC支承基板的第I主面，利用SiC等的宽带隙半导体材料形成了成为η缓冲层(第3半导体层)8的η型的外延层。在η缓冲层8的表面，利用SiC等的宽带隙半导体材料形成了成为η_漂移层(第I半导体层)11的η型的外延层。 ιΓ漂移层11具有比η缓冲层8低的杂质浓度。另外，η缓冲层8具有比η漏极层6低的杂质浓度。以下，将成为η漏极层6的SiC支承基板、由宽带隙半导体材料构成的η缓冲层8以及由宽带隙半导体材料构成的η—漂移层11被层叠而成的基板设为SiC基板(在实施方式2 6中，同样也将成为η漏极层的SiC支承基板、η缓冲层以及η—漂移层被层叠而成的基板设为SiC基板)。在MOSFET区域2中，在SiC基板的第I主面(ιΓ漂移层11的表面)形成有MOSFET的表面元件构造2_0。在IGBT区域3a、3b中，在SiC基板的第I主面分别形成有IGBT的表面元件构造3a_0、3b_0。在耐压构造部4a中，在SiC基板的第I主面侧的n_漂移层11的表面层设置有JTE4。JTE4在IGBT区域3a的外周部侧与表面元件构造3a_0相接，在IGBT区域3b的外周部侧与表面元件构造3b_0相接。具体而言，JTE4与IGBT区域3a的配置于最靠近耐压构造部4a侧的IGBT单元的ρ体层(第5半导体层、未图示)、以及IGBT区域3b的配置于最靠近耐压构造部4a侧的IGBT单元的ρ体层(未图示)相接。另外，在耐压构造部4a中，在SiC基板的第I主面的表面层设置有杂质浓度高于n_漂移层11的η沟道截断环5。具体而言，η沟道截断环5设置在SiC基板的第I主面的外周端部。η沟道截断环5与JTE4分开地设置，在η沟道截断环5与JTE4之间，在SiC基板的第I主面露出ιΓ漂移层11。在IGBT区域3a、3b中，在SiC基板的第2主面侧(η漏极层6侧)分别设置有贯通η漏极层6而到达η缓冲层8的凹部7a、7b。S卩，IGBT设置在SiC基板的与凹部7a、7b对应的位置。在凹部7a、7b的底面露出η型缓冲层8。在IGBT区域3a、3b中的SiC基板的第2主面设置有凹部7a、7b，由此在SiC基板的第2主面上在MOSFET区域2形成有凸部6b,在耐压构造部4a中形成有凸部6a。g卩，MOSFET设置在SiC基板的与凸部6b对应的位置。耐压构造部4a设置在SiC基板的与凸部6b对应的位置。由此，在SiC基板的第2主面，从SiC基板的IGBT区域3a侧的耐压构造部4a起经由中央部的MOSFET区域2朝向SiC基板的IGBT区域3b侧的耐压构造部4a，形成有由凸部6a、凹部7a、凸部6b、凹部7b、凸部6a构成的凹凸。在图2所示的复合开关装置中，在SiC基板的第2主面设置了由I个凸部6b以及2个凹部7a、7b构成的凹凸，但是还可以进一步设置多个凹凸。在SiC基板的第2主面设置多个凹凸的情况下，在SiC基板中，在与各凸部以及各凹部对应的位置分别设置有MOSFET以及IGBT。在与凸部对应的位置处所设置的MOSFET的各栅极电极、各源极电极以及各漏极电极分别被电连接。在与凹部对应的位置处所设置的IGBT的各栅极电极、各发射极电极、各集电极电极分别被电连接。在SiC基板的第2主面的凹部7a、7b露出的η缓冲层8的表面，分别设置有P+集电极层(第4半导体层)9a、9b。p+集电极层9a、9b具有比η型漂移层11高的杂质浓度。在P+集电极层9a、9b的表面，分别形成有例如由钛(Ti)构成的金属膜(以下设为Ti膜)10a、10b。Ti膜10a、IOb形成了与p+集电极层9a、9b的欧姆接触。Ti膜10a、IOb在凹部7a、7b内覆盖P+集电极层9a、9b。在Ti膜10a、10b的表面，设置有集电极电极20。集电极电极20也可以是例如从Ti膜10a、IOb侧起按照镍(Ni)膜、金(Au)膜的顺序层叠而成的层叠膜。集电极电极20在凸部6a、6b的表面延伸地设置，并覆盖凸部6a、6b的表面、Ti膜10a、IOb的表面、以及凹部7a、7b的侧壁的η漏极层6露出的部分这些部分的全部。设置在凸部6a、6b的侧面和表面的集电极电极20，在MOSFET区域2中作为MOSFET单元的漏极电极发挥功能。图3是实施方式I涉及的半导体装置的主要部分剖视图。在图3中示出图1、2所 示的复合开关装置I的耐压构造部4a附近的剖面构造。以下，说明IGBT区域3b侧的耐压构造部4a附近的剖面构造，IGBT区域3a侧的耐压构造部4a附近的剖面构造与IGBT区域3b侧的耐压构造部4a附近的剖面构造，以MOSFET区域2为中心呈对称。如图3所示，在耐压构造部4a中，在SiC基板的第I主面设置有槽，耐压构造部4a中的SiC基板的第I主面低于MOSFET区域2以及IGBT区域3a、3b中的SiC基板的第I主面。槽与槽之间的部分(以下设为台面部)是MOSFET区域2以及IGBT区域3a、3b。由于设置在耐压构造部4a的槽，使得JTE4以及η沟道截断环5形成于比设置在MOSFET区域2的MOSFET单元的表面元件构造(未图示)、设置在IGBT区域3b的IGBT单元的表面元件构造3b_0例如低约2 μ m程度的位置。设置在耐压构造部4a的槽例如是通过蚀刻而形成的。在图3中，用点线划分的符号3b_l、3b_2分别表示设置在IGBT区域3b的IGBT单元。IGBT单元3b_l、3b_2的表面元件构造3b_0设置于在ιΓ漂移层11的表面层所设的P型的电阻降低层18。电阻降低层18具有比η—漂移层11高的杂质浓度。另外，电阻降低层18连续形成至省略图示的MOSFET区域2中的η_漂移层11的表面层。在IGBT单元3b_2的表面元件构造3b_0中，在电阻降低层18的表面层选择性设置有ρ体层22a。在P体层22a的表面层，选择性设置有n+发射极层(第6半导体层)23a。从SiC基板的第I主面侧起贯通n+发射极层23a地设置有到达ρ体层22a的p+接触层24a。在IGBT单元3b 2的MOSFET区域2侧的、IGBT单元3b_2的η.发射极层23a与η—漂移层11之间，在SiC基板的第I主面露出的P体层22a的表面，隔着栅极绝缘膜26a而设置有栅极电极27a。在IGBT单元3b_2的MOSFET区域2侧所相邻的省略图示的IGBT单元的ρ体层(未图示)的表面，也隔着栅极绝缘膜26a而延伸设置栅极电极27a。在IGBT单元3b_2的耐压构造部4a侧的、IGBT单元3b_2的η.发射极层23a与n_漂移层11之间，在SiC基板的第I主面露出的ρ体层22a的表面，隔着栅极绝缘膜26b而设置有栅极电极27b。在IGBT单元3b_2的耐压构造部4a侧所相邻的IGBT单元3b_l的ρ体层22b的表面，也隔着栅极绝缘膜26b而延伸设置栅极电极27b。S卩，IGBT单元3b_2的表面元件构造成为绝缘栅构造。发射极电极25a与η.发射极层23a以及p+接触层24a相接。发射极电极25a形成了与P+接触层24a的欧姆接触。另外，发射极电极25a通过层间绝缘膜(未图示)与栅极电极27a、27b绝缘。IGBT单元3b_l的表面元件构造3b_0，成为在IGBT单元3b_2中在P+接触层24b的JTE4侧未设置η.发射极层23b的构造。IGBT单元3b_l的p+接触层24b、发射极电极25b、栅极绝缘膜26b以及栅极电极27b的构成与IGBT单元3b_2的p+接触层24a、发射极电极25a、栅极绝缘膜26a以及栅极电极27a同样。在图3中仅图示出IGBT单元3b_l、3b_2，但是IGBT单元在IGBT单元3b_2的、SiC基板的中央部侧(M0SFET区域2侧)被并排设置有多个。IGBT单元3b_2的、在SiC基板的 中央部侧所设的IGBT单元的表面元件构造3b_0的构造，与IGBT单元3b_2的表面元件构造3b_0同样。η缓冲层8、ρ+集电极层％、Ti膜IOb以及集电极电极20被设置在SiC基板的第2主面的凹部7b整个面，成为所有IGBT单元共用的区域。JTE4与IGBT区域3b的设置在最靠近耐压构造部4a侧的IGBT单元3b_l的ρ体层22b连接。通过JTE4与ρ体层22b连接，能够弛豫ρ体层22b的JTE4侧的与JTE4的接合端、台面部的角部4b中的电场，能够提高复合开关装置I的耐压。在图3中省略图示，但是在IGBT单元3b_l、3b_2的元件配置正交方向(与纸面垂直的方向)的两端部，JTE4也与ρ体层22b连接。在耐压构造部4a中，在SiC基板的第I主面设置有钝化膜28。钝化膜28覆盖JTE4以及η沟道截断环5的表面。另外，在耐压构造部4a中，集电极电极20设置在SiC基板的第2主面的凸部6a的表面以及侧面，覆盖η漏极层6。图4是实施方式I涉及的半导体装置的主要部分剖视图。在图4中示出图1、2所示的复合开关装置I的MOSFET区域2所形成的I个MOSFET单元的剖面构造。在图4中，纸面左侧为IGBT区域3a侧，纸面右侧为IGBT区域3b侧。MOSFET单元除了 η漏极层6之夕卜，具有与IGBT单元3b_2同样的剖面构造。g卩，MOSFET单元的表面元件构造2_0与IGBT单元3b_2的表面元件构造3b_0同样。具体而言，在SiC基板的第I主面侧，在η—漂移层11的表面层所设置的P型的电阻降低层18，选择性设置有ρ体层(第7半导体层)12。在ρ体层12的表面层，选择性设置有η+源极层(第8半导体层)13。从SiC基板的第I主面侧起贯通η+源极层13而设置有到达P体层12的ρ+接触层14。在MOSFET单元的η+源极层13与MOSFET单元的IGBT区域3a侧(纸面的左侧)所相邻的省略图示的MOSFET单元的n+源极层之间，在SiC基板的第I主面露出的ρ体层12的表面，隔着栅极绝缘膜16a而设置有栅极电极17a。在MOSFET单元的n+源极层13与MOSFET单元的IGBT区域3b侧所相邻的省略图示的MOSFET单元的n+源极层之间，在SiC基板的第I主面露出的P体层12的表面，隔着栅极绝缘膜16b而设置有栅极电极17b。源极电极15与n+源极层13以及p+接触层14相接。源极电极15形成了与p+接触层14的欧姆接触。另外，源极电极15通过层间绝缘膜(未图示)与栅极电极17a、17b绝缘。η缓冲层8、η漏极层6以及作为漏极电极发挥功能的集电极电极20被设置在凸部6b的表面，成为所有MOSFET单元共用的区域。集电极电极20由作为MOSFET单元的η漏极层6的接触金属起作用的Ni I吴20a、Au I吴20b层置而成。接着，说明实施方式I涉及的复合开关装置I的制造方法。首先，准备成为η漏极层6的η型的SiC支承基板。SiC支承基板的直径例如可以是3英寸。SiC支承基板是例如四层周期六方晶(4H-SiC)的基板，并且是具有从(0001) Si结晶面倾斜了例如8°C的倾斜角面的基板。
接着，在SiC支承基板的第I主面，外延生长出厚度例如约IOym且杂质浓度例如为8 X IO16CnT3的掺杂氮(N)的η缓冲层8。接着，在η缓冲层8的表面，外延生长出厚度例如约110 μ m且杂质浓度例如为3 X IO14CnT3的掺杂氮的n_漂移层11。由此，在SiC支承基板的第I主面层叠了 η缓冲层8以及η_漂移层11的SiC基板完成了。接着，为使存在于ρ体层12、22a、22b间的寄生JFET的电阻降低，外延生长出厚度例如约I μ m且杂质浓度例如为8 X IO15CnT3的掺杂氮的η型JFET的电阻降低层18。接着，通过离子注入，在电阻降低层18的表面层形成ρ体层12、22a、22b。用于形成ρ体层12、22a、22b的离子注入，例如将掺杂剂设为Al，将剂量设为约3X 1012cm_2。接着，通过离子注入，在ρ体层12、22a、22b的表面层分别形成n+源极层13以及n+发射极层23a、23b。用于形成n+源极层13以及n+发射极层23a、23b的离子注入，例如将掺杂剂设为氮(N)，将剂量设为约3 X 1014cnT2。也可按照使MOSFET单元以及IGBT单元的沟道长都为约O. 5 μ m的方式，形成n+源极层13以及n+发射极层23a、23b。接着，为了保护SiC基板的第I主面，用例如树脂(resin)等绝缘性的保护膜来覆盖SiC基板的第I主面整体。接着，研磨SiC支承基板，直至从SiC基板的第2主面侧即成为η漏极层6的SiC支承基板的第2主面起SiC支承基板的厚度为约70 μ m为止，使SiC支承基板薄板化。通过SiC支承基板的薄板化，SiC基板的整体的厚度变为例如约200 μ m程度。接着，通过光刻法，在SiC支承基板的被研磨后的第2主面形成IGBT区域3a、3b开口的抗蚀剂掩模。通过IGBT区域3a、3b开口的抗蚀剂掩模，SiC支承基板的第2主面侧的耐压构造部4a及MOSFET区域2成为受其保护的状态。接着，将IGBT区域3a、3b开口的抗蚀剂掩模作为掩模来进行各向异性蚀刻，在IGBT区域3a、3b分别形成凹部7a、7b。用于形成凹部7a、7b的各向异性蚀刻既可以是干蚀刻，也可以是使用了氯化钾(KOH)溶液等的湿蚀刻。通过用于形成凹部7a、7b的各向异性蚀刻，使得凹部7a、7b的开口部比凹部7a、7b的底面宽。S卩，凹部7a、7b成为底面与侧壁所形成的角度为钝角、且侧壁相对于底面具有斜度的剖面形状。用于形成凹部7a、7b的从SiC支承基板的被研磨后的第2主面起的蚀刻深度、即凹部7a、7b的深度，成为在凹部7a、7b的底面露出η缓冲层8的深度。具体而言，凹部7a、7b的深度例如可以是约75 μ m程度。接着，去除在凹部7a、7b的形成中所用到的抗蚀剂掩模。接着，在包含凹部7a、7b的SiC支承基板的被研磨后的第2主面整体，进行厚度约2 μ m且杂质浓度为I X IO19CnT3的掺杂Al的外延生长。接着，通过光刻法，使得仅在IGBT区域3a、3b的凹部7a、7b残留掺杂Al的外延层。由此，在IGBT区域3a、3b的凹部7a、7b的底面，形成IGBT单元的ρ+集电极层9a、9b。p+集电极层9a、9b可以是使在凹部7a、7b的底面露出的η缓冲层8的表面生长的外延层，也可以是通过向在凹部7a、7b的底面露出的η缓冲层8离子注入ρ型杂质而形成的半导体层。接着，去除对SiC基板的第I主面进行保护的绝缘性的保护膜，在SiC基板的第I主面整体形成包括氧化硅(SiO2)膜的多个绝缘膜被层叠而成的钝化膜28。接着，通过光刻法，在SiC基板的第I主面形成钝化膜28的形成区域以外的区域开口的抗蚀剂掩模。接着，将钝化膜28的形成区域以外的区域开口的抗蚀剂掩模作为掩模，选择性去除在SiC基板的第I主面所形成的钝化膜28。由此，在耐压构造部4a中，在SiC基板的第I主面残留钝化膜28。接着，在SiC基板的第I主面整体形成栅极绝缘膜用的氧化膜。接着，通过光刻法，在SiC基板的第I主面形成仅覆盖栅极绝缘膜的形成区域的抗蚀剂掩模。接着，将仅覆盖栅极绝缘膜的形成区域的抗蚀剂掩模作为掩模，选择性去除在SiC基板的第I主面所形成的栅极绝缘膜用的氧化膜，在SiC基板的第I主面形成栅极绝缘膜16a、16b、26a、26b。栅极绝缘膜16a、16b、26a、26b的厚度例如可以是约50nm。 接着，例如通过溅射法，在栅极绝缘膜16a、16b、26a、26b的表面形成栅极电极17a、17b、27a、27b、源极电极15以及发射极电极25a、25b。栅极电极17a、17b、27a、27b、源极电极15以及发射极电极25a、25b例如可以由Al膜形成。接着，例如通过溅射法，在SiC基板的第2主面的凹部7a、7b所形成的IGBT单元的P+集电极层9a、9b的表面，分别形成接触用的约O. 5μ m的厚度的Ti膜10a、10b。接着，在Ti膜10a、10b以及η漏极层6的表面，形成作为MOSFET单元的η漏极层6的接触金属起作用的约O. 5 μ m的Ni膜20a。Ni膜20a从构成η漏极层6的MOSFET区域2的凸部6b的表面向IGBT区域3a、3b的凹部7a、7b的底面以及侧壁、耐压构造部4a的凸部6a跨过而形成于SiC基板的第2主面的整个面。接着，在Ni膜20a的表面整体进一步形成厚度为4 μ m的Au膜20b，形成Ni膜20a以及Au膜20b被层叠而成的集电极电极20 (兼做MOSFET单元的漏极电极)，图I 4所示的复合开关装置I完成。Ni膜20a也可以仅设置在凸部6a的表面。这种情况下，Au膜20b与在IGBT区域3a、3b的凹部7a、7b的底面所设置的P+集电极层9a、9b相接。接着，沿着复合开关装置I的动作试验时的动作来说明实施方式I涉及的复合开关装置I的动作和代表性特性。首先，制作图I 4所示的复合开关装置1，并将其芯片焊接于TO型(引脚插入型)的封装体。接着，在由Al构成的源极电极15上，将接线用的多条Al金属丝进行引线接合。Al金属丝的直径例如设为100 μ m。接着，利用SiC基板的第I主面的保护用的绝缘膜来覆盖SiC基板的第I主面整体和Al金属丝，从而使复合开关装置I成为可动作的状态。SiC基板的第I主面的保护用的绝缘膜采用了作为高耐热树脂的纳米树脂。并且，实施了复合开关装置I的动作试验。在复合开关装置I的动作试验中，首先对MOSFET单元的栅极电极17以及IGBT单元的栅极电极27a、27b施加了阈值电压以上的栅极电压。然后，对复合开关装置I施加了顺方向电压。具体而言，在集电极电极20与源极电极15以及发射极电极25a、25b之间，按照变为集电极电极20的电位高于源极电极15以及发射极电极25a、25b的电位的状态的方式施加了电压。并且，测定了复合开关装置I的顺方向输出特性。在复合开关装置I中，从变为了施加电压零V附近的时候起，开始流动导通电流。
并且，通过进一步提高顺方向的施加电压，从而MOSFET单元变为导通状态，因而复合开关装置I的导通电流以大致直线的方式增大。然后，通过进一步提高顺方向的施加电压，从而从与由SiC构成的IGBT的内建电压相当的2. 7V附近的电压被施加的时候起，复合开关装置I的导通电流开始急剧增大。其理由如下。通过将顺方向的施加电压提高下去，从而在MOSFET单元变为导通之后，IGBT单元变为导通状态，在复合开关装置I中进一步流动基于IGBT单元的导通电流。因而，由于IGBT单元导通而流动的导通电流和从MOSFET单元的导通时起已经流动的导通电流相叠加后的导通电流，在复合开关装置I中流动的缘故。在复合开关装置I中，施加电压为IGBT的内建电压以下的情况下的每单位面积的导通电阻约145πιΩ · cm2，施加电压为IGBT的内建电压以上的情况下的每单位面积的导通电阻约16πιΩ cm2。由此，确认出复合开关装置I极其良好地动作。这样，复合开关装置I即便在IGBT的内建电压以下的顺方向电压施加时也能够获取输出，因而可以大幅度降低电力损耗。另外，在向MOSFET的栅极电极17以及IGBT的栅极电极27a、27b未施加栅极电压的状态下，在集电极电极20与源极电极15以及发射极电极25a、25b之间施加了顺方向电压。复合开关装置I虽然有泄漏电流流动但却表现了良好的顺方向阻止特性，在室温下在顺方向电压11. 3kV附近表现出雪崩击穿。到表现出雪崩击穿为止的泄漏电流在室温下为lX10_4A/cm2以下，在复合开关装置I的动作中进行平均则为I. 5X10_5A/Cm2程度。这样，确认出泄漏电流没有显著增大。另夕卜，复合开关装置I的泄漏电流在250°C的高温下良好情况为4. 5X10_3A/cm2以下。另外，复合开关装置I的接通时间以及关断时间分别为220ns以及450ns，能够实现复合开关装置I的高速动作。在直径为3英寸的SiC晶片的各个元件区域，形成了实施方式I涉及的复合开关 装置I。具体而言，在SiC晶片的第2主面，形成了凸部6a、6b以及凹部7a、7b。从SiC晶片的第I主面到凸部6a、6b为止的厚度为140 μ m。SiC晶片的外周端部与中心部之间的由于弯曲导致的高低差(以下设为弯曲高度)为约300 μ m以下。复合开关装置I的制作过程中的SiC晶片的损坏为极少数，在复合开关装置I的生产线上的容许范围内。另外，由SiC晶片切断成芯片状的复合开关装置1，泄漏电流没有显著增大，因此良好。在将切断成芯片状的复合开关装置I芯片焊接或引线接合于TO型封装体之际，在复合开关装置I的n_漂移层11和η缓冲层8等的外延层、尤其是凹部7a、7b的底面角部，并未产生由机械应力以及热应力引起的裂纹或各种缺陷。另一方面，作为比较，制作出在具有与制作了复合开关装置I的SiC晶片同样的直径以及厚度的SiC晶片上并未具有凸部6a、6b以及凹部7a、7b，因此厚度相应程度变薄的复合开关装置。不具有凸部6a、6b以及凹部7a、7b的复合开关装置被制作出的SiC晶片的弯曲高度为约650 μ m 3500 μ m。在不具有凸部6a、6b以及凹部7a、7b的复合开关装置的制作过程中，经常发生SiC晶片的损坏，超过了复合开关装置I的生产线上的容许范围。另外，基于1000小时的通电试验的导通电压的增大在O. 2V以下，并未确认出复合开关装置I的可靠性显著降低。由此，确认出能够防止由于在构成复合开关装置I的外延层所产生的缺陷之中的层叠缺陷而导致在通电中特别是IGBT单元的内部电阻的增大，能够提高复合开关装置I的可靠性。如以上说明那样，根据实施方式I，通过如上述那样设置IGBT以及M0SFET，向IGBT的栅极电极27a、27b以及MOSFET的栅极电极17a、17b施加栅极电压，由此IGBT在内建电压以下的顺方向电压的情况下无法被驱动，但是却能使并联连接的MOSFET从零V附近开始驱动。而且，在IGBT的内建电压以上的顺方向电压的情况下，能够驱动IGBT以及MOSFET这两方的元件。其结果，本发明的半导体装置即便在IGBT的内建电压以下的顺方向电压的情况下也能够获取输出，因此可以大幅度地降低电力损耗。另外，在向IGBT的栅极电极27a、27b以及MOSFET的栅极电极17a、17b施加了栅极电压之际，复合开关装置I即便在IGBT的内建电压以下的顺方向电压的情况下，也能够在IGBT的发射极电极25与作为MOSFET的漏极电极发挥功能的集电极电极20之间作为单极性晶体管驱动而被通电，所以可以有效利用半导体装置的面积。而且，复合开关装置I在施加了 IGBT的内建电压以上的顺方向电压之时，IGBT驱动，并且从IGBT的ρ+集电极层9注入的载流子还流入MOSFET的η—漂移层11而引起电导率调制。因而，MOSFET作为双极性晶体管驱动。由此，可以有效利用复合开关装置I的面积。 另外，在形成IGBT以及MOSFET的各自的各种电极之前，从SiC基板的第2主面，利用例如研磨或研削、蚀刻等公知手法将SiC基板加工得较薄，直至η漏极层6的厚度变为150 μ m以下优选变为80 μ m以下。在SiC基板的加工过的一侧的主面,例如按照外周部为凸部6a、中央部具有多个凹凸的方式设置凹部7a、7b以及凸部6b。在SiC基板的外周部的凸部6a，设置有例如JTE4等的包括电场弛豫层的耐压构造部。在SiC基板的外周部的凸部6a的内部所相邻的凹部7b设置IGBT，进而在内部所相邻的凸部6b设置M0SFET。凹部7a、7b以在其底面露出η缓冲层8的深度进行设置。在凹部7a、7b的底面露出的η缓冲层8的表面，设置有浓度高于η缓冲层8的ρ+集电极层9。在ρ+集电极层9的表面，形成有集电极电极20。在凸部6b的至少表面，设置作为MOSFET的漏极电极发挥功能的集电极电极20。也可按照从凸部6b的表面向侧面跨过的方式设置作为MOSFET的漏极电极发挥功能的集电极电极20。IGBT的集电极电极20延伸至MOSFET区域2的凸部6b，集电极电极20在MOSFET区域2中作为漏极电极发挥功能。通过将复合开关装置I设为上述构造，能够在成为η漏极层6的SiC支承基板较厚的部分之间形成为了高性能化而微细图案必不可少的η+发射极层23a、23b、n+源极层13。因而，能够大幅度抑制在复合开关装置I的制作过程中的SiC晶片的弯曲，容易利用光蚀刻等形成微细图案。并且，能够防止构成形成于SiC晶片的复合开关装置的各元件由于机械应力以及热应力而受到破坏，或者产生多种缺陷。另外，通过将复合开关装置I设为上述构造，从而不必利用会形成较多结晶缺陷的较厚的P型SiC支承基板，能够利用η型SiC支承基板构成复合开关装置I。最终，因为将η型SiC支承基板的厚度变薄至150 μ m以下优选80 μ m以下，所以能够大幅度地抑制由SiC支承基板构成的η漏极层6部分中的内部电阻。这样，能够实现元件的微细化，并且能够大幅度地抑制由SiC支承基板构成的η漏极层6部分中的内部电阻，所以能够发挥由宽带隙半导体材料构成的复合开关装置I本来的高速且低损耗的高性能，并且能够提高成品率。由此，能够较大程度提高经济性。另外，因为ρ+集电极层9形成于凹部的底面，所以在进行芯片焊接时能够避免热膨胀系数差异较大的封装体与P+集电极层9被直接连接。由此，能够避免向P+集电极层9直接施加热应力或机械应力，能够大幅度地抑制裂纹及缺陷的产生。进而，因为在引线接合SiC基板之际，SiC基板的凸部6a、6b与封装体接触来支撑SiC基板，所以能大幅度地缓和由于为了增大金属丝的压接力而施加的机械应力导致向凹部7a、7b施加的应力变大,且能进一步抑制裂纹及缺陷的产生。因此，能抑制由P+集电极层9中产生缺陷而导致的ρ+集电极层9与η缓冲层8的接合过程中的泄漏电流的增大，能抑制复合开关装置I的双极性晶体管的性能受损。另外，如上述，能抑制由于成为η漏极层6的SiC支承基板变薄或P+集电极层9变薄而在复合开关装置I的制作过程中产生的SiC晶片的弯曲、在复合开关装置I的安装过程中增大的向SiC基板施加的热应力及机械应力，能够大幅度地降低层叠缺陷等各种缺陷的产生。其结果，能抑制因层叠缺陷引起的复合开关装置I的内部电阻的增大，能够提高可 靠性。另外，根据具备η缓冲层8的构成，能够采用可进一步减薄η—漂移层11的“穿通型构造”。即，因为在穿通型构造的半导体装置中耗尽层变薄，所以在施加相当于耐压的反向电压时，耗尽层在η—漂移层11内充分扩展，进而还扩展进入至杂质浓度高于η—漂移层11的η缓冲层8内。但是，通过将η缓冲层8设为规定的厚度和规定的杂质浓度，从而能够使耗尽层在η缓冲层8内结束，能够确保耐压。其结果，与非穿通型构造的半导体装置相比，因为能够将η_漂移层11变得相当薄，所以能够将η—漂移层11的内部电阻降低与η—漂移层11的变薄量相应的量，从而能够降低电力损耗。另外，η_漂移层11越厚越急剧增大的反向电压施加时的泄漏电流也能够降低，成品率较大程度地增加。另一方面，在复合开关装置I导通之际的通电时的顺方向电压的劣化也得到抑制，能够提高可靠性。进而，能够抑制来自P+集电极层9的过剩载流子的注入，所以能够降低复合开关装置I截止时的残留载流子，能够加快关断时间，也能够降低关断损耗。(实施方式2)图5是表示实施方式2涉及的半导体装置的平面布局的平面图。图5所示的半导体装置是在由4H-SiC构成的同一 SiC基板上形成的、由多个元件构成且具有例如15kV级的耐压的复合开关装置221。如图5所示，在复合开关装置221的平面布局中，作为由宽带隙半导体构成的MOSFET的形成区域的MOSFET区域222被配置于SiC基板的中央部。作为由宽带隙半导体构成的IGBT的形成区域的IGBT区域223，与MOSFET区域222相接并包围MOSFET区域222。在SiC基板的外周部，设置有作为耐压构造部224a的JTE224以及η沟道截断环225。MOSFET区域222以及IGBT区域223被耐压构造部224a包围。具体而言，在耐压构造部224a中，JTE224以及η沟道截断环225被相互分开地设置。JTE224包围IGBT区域223。η沟道截断环225包围JTE224。在MOSFET区域222中，与实施方式I同样地，设置有多个MOSFET单元(未图示)并联连接而成的MOSFET。在IGBT区域223中，与实施方式I同样地，设置有多个IGBT单元(未图示)并联连接而成的IGBT。MOSFET单元以及IGBT单元的平面形状以及平面布局与实施方式I同样。复合开关装置221的平面形状与实施方式I的复合开关装置同样。
接着，说明复合开关装置221的主要剖面构造。图5的切断线B-B’中的剖面构造与实施方式I所示的复合开关装置的剖面构造(参照图2)同样。图5所示的复合开关装置221的IGBT单元与实施方式I的IGBT单元的不同之处在于为了达成15kV级的高耐压而变更了构造各种元素；通过Al的离子注入而在IGBT单元的凹部7b的底面形成了具有与实施方式I的P+集电极层9a、9b大致相同的杂质浓度的ρ+集电极层39。复合开关装置221的MOSFET单元的剖面构造以及IGBT单元的剖面构造与实施方式I的MOSFET单元以及IGBT单元相同。在复合开关装置221中，为了达成15kV级的高耐压，构造各种元素如下。η缓冲层8是通过外延生成而形成的。η缓冲层8的厚度以及杂质浓度例如可以分别为约13μπι以及6X1016cm_3。n_漂移层11是通过外延生长而形成的。n_漂移层11的厚度以及杂质浓度例如可以分别为约160 μ m、以及3X 1014cm_3。JFET电阻降低用的η型的电阻降低层18是通过外延生长而形成的。电阻降低层18的厚度以及杂质浓度例如可以分别为约I μ m以及6 X 1015cm_3。耐压构造部224a的 JTE224的宽度在元件配置并排方向以及元件配置正交方向上可以都为650 μ m。JTE224的深度以及杂质浓度例如可以分别为I. 3μπι以及约2X1017cnT3。JTE224与η沟道截断环225之间的间隔例如为100 μ m。η沟道截断环25的杂质浓度与实施方式I同样。由凸部6a、6b以及凹部7a、7b构成的凹部7a、7b的深度例如为70 μ m程度，与实施方式I为相同程度。由此，复合开关装置221的从SiC基板的第I主面(SiC基板的n_漂移层11侧的表面)到SiC支承基板的第2主面(SiC基板的η漏极层6侧的表面)的凸部6a、6b为止的厚度(以下设为整体厚度)约250 μ m。接着，沿着复合开关装置221的动作试验时的动作来说明实施方式2的动作和代表性特性。首先，与实施方式I同样地，在将复合开关装置221芯片焊接于TO型封装体之后，在由Al构成的源极电极15上引线接合了接线用的多个Al金属丝。接着，利用SiC基板的第I主面的保护用的绝缘膜来覆盖SiC基板的第I主面整体和Al金属丝，从而使复合开关装置I成为可动作的状态。SiC基板的第I主面的保护用的绝缘膜与实施方式I同样。并且，实施了复合开关装置221的动作试验。与实施方式I同样地，向MOSFET的栅极电极17及IGBT的栅极电极27a、27b施加了阈值电压以上的栅极电压，并测定了复合开关装置221的顺方向输出特性。在复合开关装置221中，与实施方式I同样地，从施加电压零V附近起开始流动导通电流。并且，通过进一步提高顺方向的施加电压，从而与实施方式I同样地，复合开关装置221的导通电流以大致直线的方式增大。然后，通过进一步提高施加电压，与实施方式I同样地，从与IGBT的内建电压相当的2. 7V附近的电压被施加的时候起，复合开关装置221的导通电流开始急剧增大。其理由与实施方式I同样。在复合开关装置221中，施加电压为IGBT的内建电压以下的情况下的每单位面积的导通电阻约250πιΩ · cm2，施加电压为IGBT的内建电压以上的情况下的每单位面积的导通电阻约19πιΩ 因此复合开关装置221极其良好。这样，复合开关装置221即便在顺方向的施加电压为IGBT的内建电压以下的情况下也能够从复合开关装置221获取输出，所以可以大幅度降低电力损耗。另外，在未向复合开关装置221施加栅极电压的状态下，在集电极电极20与源极电极15以及发射极电极25a、25b之间施加了顺方向电压。复合开关装置221虽然有泄漏电流流动但却表现出良好的顺方向阻止特性，在室温下在顺方向电压16. 7kV附近表现出雪崩击穿。直至表现出雪崩击穿为止的泄漏电流在室温下为3X10_3A/cm2以下，在250°C的高温下良好情况为4X10_2A/cm2以下。另外，确认出复合开关装置221的接通时间以及关断时间分别为270ns以及520ns，能够实现复合开关装置221的高速动作。实施方式2涉及的复合开关装置221与实施方式I涉及的复合开关装置相比，整体厚度较厚。因而，直径为3英寸的SiC晶片的弯曲高度为约250μπι以下。复合开关装置221的制作过程中的SiC晶片的损坏与实施方式I涉及的复合开关装置相比为更少数。另夕卜，基于1000小时的通电试验的导通电压的增大在O. 15V以下，并未确认出复合开关装置221的可靠性显著降低。如以上说明那样，根据实施方式2，能获得与实施方式I同样的效果。(实施方式3) 图6、7是实施方式3涉及的半导体装置的主要部分剖视图。图6、7所示的半导体装置分别是构成在由4H-SiC构成的同一 SiC基板上形成的且具有例如IOkV级的耐压的复合开关装置的元件。实施方式3涉及的复合开关装置取代实施方式I涉及的复合开关装置的MOSFET以及IGBT，设置了图7所示的静电感应型晶体管(SIT =Static InductionTransistor)以及图6所示的双极型静电感应型晶体管(BSIT :Bipolar_mode StaticInduction Transistor)。在实施方式3涉及的复合开关装置的平面布局中，作为由宽带隙半导体构成的单极性晶体管即静电感应型晶体管(SIT)的形成区域的SIT区域被配置于SiC基板的中央部。作为由宽带隙半导体构成的双极性晶体管即双极型静电感应型晶体管(BSIT)的形成区域的BSIT区域被配置成■ 与SIT区域相接并夹持SIT区域。由于BSIT不具有闸流晶体管的自我保持功能，所以与双极性晶体管相应。在SiC基板的外周部，作为耐压构造部的JTE以及η沟道截断环被相互分开地设置。JTE包围SIT区域以及BSIT区域。η沟道截断环包围JTE。即，实施方式3中的SIT区域、BSIT区域、JTE以及η沟道截断环的平面布局与实施方式I的MOSFET区域、IGBT区域、JTE以及η沟道截断环的平面布局同样(参照图I)。设置在SIT区域的SIT以及设置在BSIT区域的BSIT的栅极电极彼此之间被电连接(未图示)。设置在SIT区域的SIT的源极电极以及设置在BSIT区域的BSIT的发射极电极被电连接(未图示)。设置在SIT区域的SIT的漏极电极以及设置在BSIT区域的BSIT的集电极电极被电连接(未图示)。在SIT区域中，设置有多个SIT单元并联连接而成的SIT。多个SIT单元的各栅极电极、各源极电极、以及各漏极电极分别被电连接。SIT单元的平面形状、尺寸以及平面布局与实施方式I的MOSFET单元同样。在BSIT区域中，设置有多个BSIT单元并联连接而成的BSIT。多个BSIT单元的各栅极电极、各发射极电极及各集电极电极分别被电连接。BSIT单元的平面形状、尺寸及平面布局与实施方式I的IGBT单兀同样。形成有SIT单元以及BSIT单元的SiC基板，与实施方式I同样地，是SIT单元的η漏极层36、由外延层构成的η缓冲层38以及由外延层构成的η—漂移层311被层叠而成的。在SiC基板的第2主面侧(η漏极层36侧)，与实施方式I同样地，设置有凹部以及凸部。在SiC基板的与凹部对应的位置设置有BSIT区域，在与凸部对应的位置设置有SIT。下面说明BSIT单元的剖面构造。图6所示的BSIT单元被设置在BSIT区域。在BSIT区域中，在SiC基板的第I主面(n_漂移层311的表面)，形成有成为例如η型的电阻降低层318的外延层。电阻降低层318具有比η_漂移层311高的杂质浓度。在电阻降低层318的表面层，选择性设置有η+发射极层313a。n+发射极层313a具有比电阻降低层318高的杂质浓度。贯通电阻降低层318而设置有到达 n_漂移层311的表面层的P型的栅极层(以下设为P结型栅层，第9半导体层)316a。P结型栅层316a与n+发射极层313a分开地设置。发射极电极315a与n+发射极层313a相接。栅极电极317a与p结型栅层316a相接。栅极电极317a通过层间绝缘膜(未图示)与n+发射极电极315a绝缘。即，BSIT成为以与p结型栅层316a接触的方式设置有栅极电极317a的栅极构造。在BSIT区域中，在SiC基板的第2主面设置有凹部，露出η缓冲层38。在图6中，SiC基板的第2主面为凹部的底面，凹部的侧壁省略图示(以下，在图8所示的元件剖视图中也同样地仅图示凹部的底面)。在η缓冲层38的表面，与实施方式I的IGBT单元同样地，设置有P+集电极层39、Ti膜40、由Ni膜以及Au膜构成的集电极电极320。下面，说明SIT的剖面单元。图7所示的SIT单元设置在SIT区域。SIT单元的剖面构造成为除了 η漏极层36以外其余都与BSIT单元的表面元件构造同样的剖面构造。即，SIT单元的η+源极层313b、P结型栅层(第10半导体层)316b、源极电极315b以及栅极电极317b具有与图6所示的BSIT单元的n+发射极层313a、p结型栅层316a、发射极电极315a以及栅极电极317a同样的构成。即，SIT成为以与p结型栅层316b接触的方式设置有栅极电极317b的栅极构造。在SIT区域中，在SiC基板的第2主面，形成有成为η漏极层36的凸部。在图7中，SiC基板的第2主面为凸部的表面，凸部的侧面省略图示(以下，在图9所示的元件剖视图中也同样地仅图不凸部的表面)。在η漏极层36的表面,与实施方式I的MOSFET单兀同样地，设置有由Ni膜320a以及Au膜320b构成的集电极电极320。实施方式3涉及的复合开关装置的SIT单元的剖面构造以及BSIT单元的剖面构造以外的构造与实施方式I的复合开关装置同样。实施方式3涉及的复合开关装置为常闭型的装置，在向BSIT单元的栅极电极317a以及SIT单元的栅极电极317b未施加栅极电压的状态下，即便在集电极电极320与发射极电极315a以及源极电极315b之间施加顺方向电压，也仅有泄漏电流流动而没有导通电流
流动。其理由如下。在不施加栅极电压的状态下，在BSIT单元中，在n+发射极层313a的下方的n_漂移层311内所形成的沟道321a被从P结型栅层316a延伸的耗尽层夹断的缘故。并且，在SIT单元中，在n+源极层313b的下方的n_漂移层311内所形成的沟道321b被从p结型栅层316b延伸的耗尽层夹断的缘故。接着，说明实施方式3涉及的复合开关装置的动作和代表性特性。首先，与实施方式I同样地，在将复合开关装置芯片焊接于TO型封装体之后，在发射极电极315a以及源极电极315b上引线接合了接线用的多个Al金属丝。实施方式3涉及的复合开关装置的泄漏电流在施加顺方向电压IOkV时在室温下为5X10_3A/cm2以下，在复合开关装置的动作中进行平均则为8X 10_5A/cm2程度。另外，实施方式3涉及的复合开关装置的泄漏电流在250°C的高温下为8X10_2A/Cm2以下，是良好的。另外，确认出实施方式3涉及的复合开关装置在室温下在10. SkV附近的施加电压的情况下表现出雪崩击穿，能够实现高耐压。另外，向栅极电极317a、317b施加BSIT的内建电压2. 7V以下的栅极电压，在集电极电极320与发射极电极315a以及源极电极315b之间，按照变为集电极电极320的电位高于发射极电极315a以及源极电极315b的电位的顺方向状态的方式施加电压(顺方向电压)，并测定了复合开关装置的顺方向输出特性。在复合开关装置中，与实施方式I同样地，从施加电压零V附近起开始流动导通电流。通过进一步提高顺方向的施加电压，从而SIT变为导通状态，因而与实施方式I同样地，复合开关装置的导通电流以大致直线的方式增大。然后，通过进一步提高顺方向的施加电压，从而与实施方式I同样地，从与BSIT的内建电压相当的2. 7V附近的电压被施加的时候起，复合开关装置的导通电流开始急剧增大。其理由如下。通过提高顺方向的施加电压,从而在SIT变为导通之后，BSIT也变为导 通状态。由于BSIT进而也变为导通状态，因而P+集电极层39内的空穴从P+集电极层39起经由η缓冲层38注入n_漂移层311而引起了电导率调制。由此，n_漂移层311的内部电阻降低，所以在η—漂移层311中叠加地流动大量的导通电流。由此，复合开关装置的导通电流急剧增大。在实施方式3涉及的复合开关装置中，施加电压为BSIT的内建电压以下的情况下的每单位面积的导通电阻约125πιΩ · cm2，施加电压为BSIT的内建电压以上的情况下的每单位面积的导通电阻约19πιΩ · cm2，因此复合开关装置极其良好。在实施方式3涉及的复合开关装置中，在将栅极电压设为2. 7V以上的情况下，顺方向电压无论为BSIT的内建电压以下还是为内建电压以上，复合开关装置的导通电流都显著增大。该理由在于，内建了由P结型栅层316a、316b和n_漂移层311形成的栅结，P结型栅层316a、316b内的空穴从p结型栅层316a、316b向n_漂移层311注入，进一步促进了ιΓ漂移层311中的电导率调制。其结果，在实施方式3涉及的复合开关装置中，施加电压为BSIT的内建电压以下的情况下的每单位面积的导通电阻约75πιΩ ·αιι2，施加电压为BSIT的内建电压以上的情况下的每单位面积的导通电阻约ΙΙπιΩ κπι2。因此，确认出能够进一步大幅度地降低复合开关装置的导通电阻。由此，实施方式3涉及的复合开关装置与实施方式I涉及的复合开关装置相比，即便在施加BSIT的内建电压以下的顺方向电压时，也能够进一步获取较大的输出，所以可以进一步大幅度降低电力损耗。另外，实施方式3涉及的复合开关装置的接通时间以及关断时间分别为205ns以及350ns，能够实现复合开关装置的高速动作。测定了已形成实施方式3涉及的复合开关装置的直径为3英寸的SiC晶片的弯曲高度。SiC晶片的弯曲高度与实施方式I同样地，变为约300 μ m以下。实施方式3涉及的复合开关装置的制作过程中的SiC晶片的损坏为极少数，在复合开关装置的生产线上的容许范围内。另外，在将实施方式3涉及的复合开关装置芯片焊接或引线接合于TO型封装体的前后，泄漏电流没有显著增大，因此是良好的。另外，基于1000小时的通电试验的导通电流以及导通电压的增大分别为50A/cm2以及O. 2V以下。由此，在实施方式3涉及的复合开关装置中，并未确认出在构成复合开关装置的外延层中产生的层叠缺陷等的增大等导致的可靠性显著下降。如以上说明那样，根据实施方式3，能获得与实施方式I同样的效果。(实施方式4)图8、9是实施方式4涉及的半导体装置的主要部分剖视图。图8、9所示的半导体装置分别是构成在由4H-SiC构成的同一 SiC基板上形成的具有例如IOkV级的耐压的复合开关装置的元件。实施方式4涉及的复合开关装置取代实施方式I涉及的复合开关装置的MOSFET 以及 IGBT，而设置了图 9 所示的 MOS 型 SIAFET(MOS-SIAFET =MOS-Static inductionInjected Accumulated FET)以及图 8 所不的双极型 SIAFET(BSIAFET :Bipolar Staticinduction Injected Accumulated FET)。 在实施方式4涉及的复合开关装置的平面布局中，作为由宽带隙半导体构成的单极性晶体管即MOS型SIAFET (M0S-SIAFET)的形成区域的MOS-SIAFET区域被配置于SiC基板的中央部。作为由宽带隙半导体构成的双极性晶体管即双极型SIAFET(BSIAFET)的形成区域的BSIAFET区域被配置成 与MOS-SIAFET区域相接并夹持M0S-SIAFET区域。在SiC基板的外周部，作为耐压构造部的JTE以及η沟道截断环被相互分开地设置。JTE包围M0S-SIAFET区域以及BSIAFET区域。η沟道截断环包围JTE。S卩，实施方式4中的M0S-SIAFET区域、BSIAFET区域、JTE以及η沟道截断环的平面布局与实施方式I的MOSFET区域、IGBT区域、JTE以及η沟道截断环的平面布局同样(参照图I)。设置在M0S-SIAFET区域的M0S-SIAFET以及设置在BSIAFET区域的BSIAFET的栅极电极彼此之间被电连接(未图示)。设置在M0S-SIAFET区域的M0S-SIAFET的源极电极以及设置在BSIAFET区域的BSIAFET的发射极电极被电连接(未图示)。设置在M0S-SIAFET区域的M0S-SIAFET的漏极电极以及设置在BSIAFET区域的BSIAFET的集电极电极被电连接(未图示)。在M0S-SIAFET区域中，设置有多个M0S-SIAFET单元并联连接而成的M0S-SIAFET。另外，多个M0S-SIAFET单元的各栅极电极、各源极电极、以及各漏极电极分别被电连接。MOS-SIAFET单元的平面形状、尺寸以及平面布局与实施方式I的MOSFET单元同样。在BSIAFET区域中，设置有多个BSIAFET单元并联连接而成的BSIAFET。BSIAFET单元的平面形状、尺寸以及平面布局与实施方式I的IGBT单元同样。多个BSIAFET单元的各栅极电极、各发射极电极、以及各集电极电极分别被电连接。形成有M0S-SIAFET单元以及BSIAFET单元的SiC基板，与实施方式I同样地，是MOS-SIAFET单元的η漏极层46、由外延层构成的η缓冲层48以及由外延层构成的η_漂移层411被层叠而成的。在SiC基板的第2主面侧(η漏极层46侧)，与实施方式I同样地，设置有凹部以及凸部。在SiC基板的与凹部对应的位置设置有BSIAFET区域，在与凸部对应的位置设置有M0S-SIAFET区域。下面，说明BSIAFET单元的剖面构造。图8所示的BSIAFET单元被设置在BSIAFET区域。在BSIAFET区域中，在SiC基板的第I主面(n_漂移层411的表面)，形成有成为例如η型的电阻降低层418的外延层。电阻降低层418具有比η_漂移层411高的杂质浓度。在电阻降低层418的表面层，选择性设置有η+发射极层413a。n+发射极层413a具有比电阻降低层418高的杂质浓度。
贯通电阻降低层418而设置有到达n_漂移层411的表面层的p型的栅极层(p结型栅层、第9半导体层)416a。P结型栅层416a与n+发射极层413a分开地设置。在n+发射极层413a的下方的η—漂移层411内，设置有ρ型的栅极层(以下设为P埋入式栅极层)422a。ρ埋入式栅极层422a在SiC基板的第I主面侧所选择性设置的相邻的P结型栅层416a之间，与ρ结型栅层416a分开地设置。即，BSIAFET成为以与ρ结型栅层416a接触的方式设置有栅极电极417a，进而在相邻的ρ结型栅层416a之间且n+发射极层413a的下方设置有P埋入式栅极层422a的栅极构造。在SiC基板的第I主面隔着栅极绝缘膜所设置的栅极电极(以下设为第I栅极电极)417a，在n+发射极层413a与ρ结型栅层416a之间，覆盖在SiC基板的第I主面露出的电阻降低层418。在SiC基板的第I主面所设置的栅极电极(以下设为第2栅极电极)423a与P结型栅层416a相接。第2栅极电极423a通过层间绝缘膜(未图示)与第I栅极电极417a绝缘。发射极电极415a与n+发射极层413a相接。另外，发射极电极415a通过层间绝缘膜(未图示)与第I栅极电极417a绝缘。即，BSIAFET成为以与ρ结型栅层416a接触的方式设置有栅极电极417a，进而在相邻的ρ结型栅层416a之间且n+发射极层413a的下方设置有ρ埋入式栅极层422a的栅极构造。在BSIAFET区域中，在SiC基板的第2主面设置有凹部，露出η缓冲层48。在η缓冲层48的表面，与实施方式I的IGBT单元同样地，设置有ρ+集电极层49、Ti膜50、由Ni膜以及Au膜构成的集电极电极420。下面，说明M0S-SIAFET单元的剖面构造。图9所示的M0S-SIAFET单元被设置在MOS-SIAFET区域。M0S-SIAFET单元的剖面构造成为除了 η漏极层46以外其余都与BSIAFET单元同样的剖面构造。即，M0S-SIAFET单元的n+源极层413b、p结型栅层(第10半导体层)416b、源极电极415b、第I栅极电极417b以及第2栅极电极423b具有与图8所示的BSIAFET单元的n+发射极层413a、ρ结型栅层416a、发射极电极415a、第I栅极电极317a以及第2栅极电极423a同样的构成。在M0S-SIAFET区域中，在SiC基板的第2主面，形成有成为η漏极层46的凸部。在η漏极层46的表面，与实施方式I的MOSFET单元同样地，设置有由Ni膜420a以及Au膜420b构成的集电极电极420。实施方式4涉及的复合开关装置的M0S-SIAFET单元的剖面构造以及BSIAFET单元的剖面构造以外的构造与实施方式I的复合开关装置同样。实施方式4涉及的复合开关装置为常闭型的装置，在向栅极电极417a以及MOS-SIAFET的栅极电极417b未施加栅极电压的状态下，即便在集电极电极420与发射极电极415a、415b之间施加顺方向电压，也仅有泄漏电流流动而没有导通电流流动。其理由如下。在不施加栅极电压的状态下，在BSIAFET中，在n+发射极层413a与ρ结型栅层416a以及ρ埋入式栅极层422a之间所形成的沟道，被从ρ结型栅层416a以及ρ埋入式栅极层422a延伸的耗尽层夹断的缘故。并且，在M0S-SIAFET中，在n+发射极层413b与ρ结型栅层416b以及ρ埋入式栅极层422b之间所形成的沟道，被从ρ结型栅层416b以及ρ埋入式栅极层422b延伸的耗尽层夹断的缘故。接着，说明实施方式4涉及的复合开关装置的动作和代表性特性。首先，与实施方式I同样地，在将复合开关装置芯片焊接于TO型封装体之后，在发射极电极415a、415b上引线接合了接线用的多个Al金属丝。实施方式4涉及的复合开关装置的泄漏电流在施加顺方向电压IOkV时在室温下为5X10_3A/cm2以下，在复合开关装置的动作中进行平均则为3X10_5A/cm2。另外，实施方式4涉及的复合开关装置的泄漏电流在250°C的高温下为6X10_2A/Cm2以下，是良好的。另外，确认出实施方式4涉及的复合开关装置在室温下在12. IkV附近的施加电压的情况下表现出雪崩击穿，能够实现高耐压。另外，向栅极电极417a、417b施加阈值电压以上的栅极电压，在集电极电极420与发射极电极415a、415b之间，按照变为集电极电极420的电位高于发射极电极415a、415b的电位的顺方向状态的方式施加电压(顺方向电压)，并测定了复合开关装置的顺方向输出特性。在复合开关装置中，与实施方式I同样地，从施加电压零V附近起开始流动导通电流。通过进一步提高顺方向的施加电压，从而与实施方式I同样地，复合开关装置的导通电流以大致直线的方式增大。其理由在于，伴随栅极电压的增大而耗尽层的夹断被解除，从而MOS-SIAFET变为导通状态，伴随栅极电压的增大而沟道宽度增大。然后，通过进一步提高顺方向的施加电压，从而与实施方式I同样地，从与 BSIAFET的内建电压相当的2. 7V附近的电压被施加的时候起，复合开关装置的导通电流开始急剧增大。其理由如下。通过提高顺方向的施加电压,从而在M0S-SIAFET变为导通之后，BSIAFET也变为导通状态。由于BSIAFET进而也变为导通状态，因而P+集电极层49内的空穴从P+集电极层49起经由η缓冲层48注入η_漂移411而起到了电导率调制的作用。由此，η—漂移层411的内部电阻降低，所以在η—漂移层411中叠加地流动大量的导通电流。由此，复合开关装置的导通电流急剧增大。在实施方式4涉及的复合开关装置中，施加电压为BSIAFET的内建电压以下的情况下的每单位面积的导通电阻约128πιΩ ·αιι2，施加电压为BSIAFET的内建电压以上的情况下的每单位面积的导通电阻约21πιΩ · cm2，因此复合开关装置极其良好。在实施方式4涉及的复合开关装置中，在向第2栅极电极423a、423b施加电压为2. 7V以上的情况下，顺方向电压无论为BSIAFET的内建电压以下还是为内建电压以上，与实施方式3涉及的复合开关装置同样地导通电流都显著增大。该理由在于，与实施方式3同样地，内建了由P结型栅层416a、416b和rT漂移层411形成的栅结,P结型栅层416a、416b内的空穴从P结型栅层416a、416b起向n_漂移层411注入，进一步促进了 n_漂移层411中的电导率调制。其结果，在实施方式4涉及的复合开关装置中，施加电压为BSIAFET的内建电压以下的情况下的每单位面积的导通电阻约82πιΩ · cm2，施加电压为BSIAFET的内建电压以上的情况下的每单位面积的导通电阻约13. 5mΩ Mm2。因此，确认出与实施方式I涉及的复合开关装置相比，能够大幅度地降低复合开关装置的导通电阻。由此，实施方式4涉及的复合开关装置与实施方式I涉及的复合开关装置相比，即便在施加BSIAFET的内建电压以下的顺方向电压时，也能够进一步获取较大的输出，所以可以进一步大幅度降低电力损耗。另外，实施方式4涉及的复合开关装置的接通时间以及关断时间分别为180ns以及320ns，能够实现复合开关装置的高速动作。测定了已形成实施方式4涉及的复合开关装置的直径为3英寸的SiC晶片的弯曲高度。SiC晶片的弯曲高度与实施方式I同样地为约300 μ m以下。实施方式4涉及的复合开关装置的制作过程中的SiC晶片的损坏也为极少数，在复合开关装置的生产线上的容许范围内。另外，在将实施方式4涉及的复合开关装置芯片焊接或引线接合于TO型封装体的前后，泄漏电流没有显著增大，因此是良好的。另外，基于1000小时的通电试验的导通电流以及导通电压的增大分别为50A/cm2以及O. 2V以下。由此，在实施方式4涉及的复合开关装置中，并未确认出在构成复合开关装置的外延层中产生的层叠缺陷等的增大等导致的可靠性显著下降。如以上说明那样，根据实施方式4，能获得与实施方式I同样的效果。(实施方式5)实施方式5涉及的半导体装置是在由4H_SiC构成的同一 SiC基板上形成有多个元件、且具有例如24kV级的耐压的复合开关装置。实施方式5涉及的复合开关装置取代实 施方式I涉及的复合开关装置的IGBT，而在IGBT区域配置了 FS-IGBT (Field Stop IGBT)。FS-IGBT成为将η缓冲层所拥有的2个功能、即阻止耗尽层的延伸的场截止功能和抑制从P+集电极层的载流子注入的抑制功能进行分离，而仅使阻止耗尽层的延伸的场截止功能残留于η缓冲层的构成。关于抑制从P+集电极层的载流子注入的抑制功能，是通过将P+集电极层的杂质浓度设为大幅度低于穿通型的IGBT的杂质浓度的杂质浓度而达成的。通过大幅度地降低P+集电极层的杂质浓度，从而从η缓冲层向ρ+集电极层注入的电子大多数会到达集电极电极。实施方式5中的ρ+集电极层是所谓的透明集电极(以下设为透明P+集电极层)。这样，通过使P+集电极层低浓度化来抑制载流子的注入，从而能够抑制因从P+集电极层侧过剩地注入载流子而引起的问题。因此，不需要为了抑制从P+集电极层侧的载流子的过剩注入而通常采用的载流子的寿命控制。因从P+集电极层侧过剩地注入载流子而引起的问题是指，由于在FS-IGBT的关断时所残留的载流子变得过剩，所以关断时间变长，关断损耗显著增大。寿命控制一般是通过对元件实施电子束照射、质子或氦等的粒子束照射、或重金属的掺杂等而进行的，但是由于寿命控制，会在SiC基板中形成各种结晶缺陷。因而，可能会并发出泄漏电流增大或导通时的顺方向电压劣化等问题。因此。由于不需要寿命控制，能够避免泄漏电流增大或导通时的顺方向电压劣化等问题。在实施方式5涉及的复合开关装置中，η_漂移层是掺杂氮的外延层。η_漂移层的厚度以及杂质浓度例如也可以分别是约230μπι以及约9X1013cm_3。η缓冲层是掺杂氮的外延层。η缓冲层的厚度以及杂质浓度例如也可以分别是约8μπι以及约3X1017cm_3。η缓冲层的杂质浓度按高耐压来说为低的杂质浓度。P+集电极层例如将掺杂剂设为Al，通过离子注入而形成。P+集电极层的厚度例如也可以为约0.5 μ m。p+集电极层的杂质浓度为约8X 1017cm_3，是比穿通型的IGBT低的杂质浓度。另外，在实施方式5涉及的复合开关装置中，为了实现24kV级的高耐压，将相邻的P体层间的宽度、JTE的宽度等设定得较大。例如，可将JTE设为2区域结构，JTE的总计宽度可为800 μ m。例如，设置在n+沟道截断环侧的JTE的宽度以及杂质浓度可以分别为350 μ m以及约I. 8X 1017cm_3。设置在台面部侧的JTE的宽度以及杂质浓度可以分别为450 μ m 以及约 3. 6xl017cm 3。
实施方式5涉及的复合开关装置的MOSFET单元、FS-IGBT单元、JTE以及n沟道截断环的剖面构造以及平面布局，与实施方式I涉及的复合开关装置的MOSFET单元、IGBT单元、JTE以及n沟道截断环的剖面构造以及平面布局同样。另外，在实施方式5涉及的复合开关装置中，为了实现24kV级的高耐压，将构成SiC基板的n漂移层的厚度例如加厚为约230 y m。在为了极力防止晶片处理时的损坏而将元件整体的厚度确保为约250 u m的情况下，能够将SiC支承基板薄板化至成为n漏极层的SiC支承基板的厚度为约20 u m。其结果，能够使得为了形成FS-IGBT单元的p+集电极层而所需要的凹部的各向异性蚀刻的深度为约20 u m。在通过各向异性蚀刻而形成的凹部的深度为50 Pm以上的情况下，由于蚀刻用的掩模在一次的蚀刻中会劣化，所以存在不得不重新形成掩模而多次实施各向异性蚀刻的顾虑。因此，通过用于在SiC基板的第2主面侧(n漏极层侧)、即SiC支承基板的第2主面形 成凹部的蚀刻深度浅，能够大幅度地简化复合开关装置的制造工序。接着，说明实施方式5涉及的复合开关装置的动作和代表性特性。首先，与实施方式I同样地，在将实施方式5涉及的复合开关装置安装于TO型封装体之后施加栅极电压20V，并测定了复合开关装置的顺方向输出特性。与实施方式I同样地，在复合开关装置中，从向集电极-发射极间施加的电压Vce变为零V附近的时候起，开始流动导通电流。通过进一步提高向集电极-发射极间施加的电压Vce，从而复合开关装置的导通电流以大致直线的方式增大，进而从向集电极-发射极间施加的电压Vce变为2. 7V附近的时候起，导通电流开始急剧增大。其理由在于，从顺方向的施加电压零V附近起MOSFET变为导通状态，然后从顺方向的施加电压2. 7V附近起FS-IGBT也变为导通状态，由MOSFET流动的导通电流和由FS-IGBT流动的导通电流叠加在一起进行流动。在实施方式5涉及的复合开关装置中，施加电压为FS-IGBT的内建电压以下的情 况下的每单位面积的导通电阻约890mQ cm2，施加电压为FS-IGBT的内建电压以上的情况下的每单位面积的导通电阻约67mQ cm2，因此复合开关装置极其良好。这样，即便在FS-IGBT的内建电压以下的顺方向电压的情况下也能够获取输出，所以可以降低电力损耗。另外，在实施方式5涉及的复合开关装置中，在不施加栅极电压的状态下，在集电极电极与源极电极以及发射极电极之间施加了顺方向电压。这种情况下，复合开关装置虽然有泄漏电流流动但却表现了良好的顺方向阻止特性，在室温下在顺方向电压24. SkV附近表现出雪朋击芽。顺方向电压20kV下的泄漏电流在室温下为2Xl(T3A/cm2以下，是良好的。另外，复合开关装置的接通时间以及关断时间分别为420ns以及760ns，能够实现复合开关装置的高速动作。另外，基于1000小时的通电试验的导通电压的增大在0. 3V以下，并未确认出复合开关装置的可靠性显著下降。如以上说明那样，根据实施方式5，能获得与实施方式I同样的效果。(实施方式6)图10是表示实施方式6涉及的半导体装置的剖视图。图10所示的半导体装置是在由4H_SiC构成的同一 SiC基板上形成的由多个元件构成的、且具有例如9kV级的耐压的复合开关装置。在实施方式6涉及的复合开关装置中，与实施方式5涉及的复合开关装置不同之处在于仅具有实施方式5的场截止功能的n缓冲层(以下设为n场截止层)58a、58b只形成于IGBT区域3a、3b而未形成于MOSFET区域2 ；n场截止层58a、58b是通过离子注入而形成的。在IGBT区域3a、3b中，与实施方式5同样地，配置有多个FS-IGBT单元并联连接而成的FS-IGBT。具体而言，如图10所示，凹部57a、57b是以例如达到n_漂移层11的深度进行设置的。并且，仅在凹部57a、57b的底面露出的n_漂移层11的表面层，设置有n场截止层58a、58b。n场截止层58a、58b并 未设置在MOSFET区域2。在MOSFET区域2中，由SiC支承基板构成的n+漏极层56作为n场截止层发挥功能。FS-IGBT单元的透明P+集电极层59a、59b分别形成于n场截止层58a、58b的表面层。透明P+集电极层59a、59b的端部以及rT漂移层11侧被n场截止层58a、58b包围。Ti膜510a、510b与实施方式I同样地，形成于透明P+集电极层59a、59b的表面。IGBT单元的表面元件构造3a_0、3b_0与实施方式I的IGBT单元同样。MOSFET单元的剖面构造与实施方式I的MOSFET单元同样。实施方式6涉及的复合开关装置的MOSFET区域2、IGBT区域3a、3b、JTE4以及n沟道截断环5的平面布局与实施方式I涉及的复合开关装置同样。实施方式6涉及的复合开关装置的MOSFET单元以及FS-IGBT单元的各区域的杂质浓度以及尺寸与实施方式I涉及的复合开关装置大致同样。接着，说明实施方式6涉及的复合开关装置I的制造方法。首先，与实施方式I同样地，准备成为n+漏极层56的n型的SiC支承基板。接着，在SiC支承基板的第I主面，与实施方式I同样地，使n_漂移层11外延生长。在实施方式6中，SiC基板是成为n+漏极层56的SiC支承基板、在后续工序中形成于n_漂移层11的n场截止层58a、58b、以及在SiC支承基板表面外延生长的n_漂移层11被层叠而成的基板。接着，与实施方式I同样地，进行从在SiC基板的第I主面侧(n_漂移层11侧)形成MOSFET单元的表面元件构造2以及FS-IGBT单元的表面元件构造2_0、3a_0、3b_0之中的电阻降低层、P体层、n+源极层以及n+发射极层的工序，到在SiC基板的第2主面侧(n+漏极层56侧)形成凹部57a、57b的工序。接着，通过离子注入，在凹部57a、57b露出的n+漏极层56的底面形成FS-IGBT单元的n场截止层58a、58b。n场截止层58a、58b的厚度以及杂质浓度分别可以为约0. 85 y m以及约4X 1017cm_3。形成n场截止层58a、58b的离子注入的掺杂剂例如可以为氮。通过向用于形成n场截止层58a、58b的凹部57a、57b的底面进行的离子注入,在凹部57a、57b的侧壁、凸部56a、56b的n+漏极层56也同时离子注入了氮。但是，由于被注入于n+漏极层56的氮是与n+漏极层56相同的导电型，所以不会由于向n+漏极层56离子注入了氮而复合开关装置的电气特性发生变化。接着，从凸部56a、56b的表面至凹部57a、57b的侧壁以及底面，利用保护膜来覆盖SiC基板的第2主面的整个面。接着，通过光刻法，去除对透明P+集电极层59a、59b的形成区域即凹部57a、57b的底面进行覆盖的保护膜的一部分。由此，在SiC基板的第2主面残留了仅透明P+集电极层59a、59b的形成区域开口的保护膜。接着,在凹部57a、57b的底面露出的n_漂移层11，进行用于形成透明P+集电极层59a、59b的离子注入。用于形成透明P+集电极层59a、59b的离子注入的掺杂剂例如可以是Al。透明P+集电极层59a、59b的厚度以及杂质浓度可以分别为约0. 25 ii m以及约I.IXlO1W30接着，利用公知方法来进行退火处理，从而在凹部57a、57b的底面露出的rT漂移层11的表面层形成了透明P+集电极层59a、59b。这样形成的透明P+集电极层59a、59b处于除了被离子注入的SiC基板的第2主面侧的表面以外其余都被n场截止层58a、58b包围的状态，是优选的。接着，与实施方式I同样地形成MOSFET单元的表面元件构造2以及FS-IGBT单元的表面元件构造2_0、3a_0、3b_0之中尚未形成的栅极绝缘膜、栅极电极、源极电极以及发射极电极、钝化膜。接着，利用公知方法，在透明P+集电极层59a、59b的表面形成Ti膜510a、510b。Ti膜510a、510b形成了与透明P+集电极层59a、59b的欧姆接触。接着，在由凸部56b构成的n+漏极层56的表面，形成作为n+漏极层56的接触金属发挥功能的Ni膜(未图示)。Ni膜形成了与n+漏极层56的欧姆接触。Ni膜既可以从凸部56b向凹部57a、57b的侧壁跨过地形成，也可以从凸部56b向 凹部57a、57b的底面跨过地形成。接着，在包括形成有欧姆接触的Ni膜的表面在内的SiC基板的第2主面整个面、即SiC支承基板的第2主面整个面，例如形成厚度约4 y m的Au膜，形成由Ni膜以及Au膜构成的集电极电极520。在凸部56b的表面所形成的集电极电极520作为MOSFET的漏极电极发挥功能。接着，说明实施方式6涉及的复合开关装置的动作和代表性特性。首先，与实施方式I同样地，在将实施方式6涉及的复合开关装置安装于TO型封装体之后施加栅极电压20V，来测定顺方向输出特性。与实施方式I同样地，在复合开关装置中，从向集电极-发射极间施加的电压Vce变为零V附近的时候起，开始流动导通电流。通过进一步提高向集电极-发射极间施加的电压Vce，复合开关装置的导通电流以大致直线的方式增大，进而从向集电极-发射极间施加的电压Vce变为FS-IGBT的内建电压2. 7V附近的时候起，导通电流开始急剧增大。其理由在于，从顺方向的施加电压零V附近起MOSFET变为导通状态，然后从顺方向的施加电压2. 7V附近起FS-IGBT也变为导通状态，由MOSFET流动的导通电流和由FS-IGBT流动的导通电流叠加在一起进行流动。在实施方式6涉及的复合开关装置中，施加电压为FS-IGBT的内建电压以下的情况下的每单位面积的导通电阻约151mQ cm2，施加电压为FS-IGBT的内建电压以上的情况下的每单位面积的导通电阻约27mQ cm2，因此复合开关装置极其良好。这样，即便在FS-IGBT的内建电压以下的顺方向电压的情况下也能获取输出，所以可大幅度降低电力损耗。另外，在实施方式6涉及的复合开关装置中，在不施加栅极电压的状态下，在集电极电极与源极电极以及发射极电极之间施加了顺方向电压。这种情况下，复合开关装置虽然有泄漏电流流动但却表现出良好的顺方向阻止特性，在室温下在顺方向电压9. IkV附近表现出雪崩击穿。另外，复合开关装置的接通时间以及关断时间分别为240ns以及420ns，能够实现复合开关装置的高速动作。另外，基于1000小时的通电试验的导通电压的增大在0. 3V以下，并未确认出复合开关装置的可靠性显著下降。如以上说明那样，根据实施方式6，能获得与实施方式I同样的效果。以上，本发明并不限定于上述的各实施方式，可以进行各种变更。例如，可以将MOSFET单元以及IGBT单元的各区域的杂质浓度或厚度等进行各种变更，也可以构成25kV级或50kV级的耐压更高的复合开关装置。在将复合开关装置的耐压设定得较高的情况下，需要将耗尽层进一步展宽来弛豫电场，从而n_漂移层形成得较厚。能够与将构成SiC基板的n_漂移层形成得较厚的量相应地，将在SiC基板的第2主面侧(n漏极层侧)即SiC支承基板的第2主面形成凹部的蚀刻的加工深度变得较浅，并且容易制作复合开关装置。另外，说明了将电场弛豫层设为JTE的情况，但是也可取代JTE而设置FLR(Field limiting ring)或RESURF等其他由电场弛豫层或杂质浓度不同的多个区域构成的JTE,也能够得到同样的效果。另外，MOSFET单元以及IGBT单元的平面形状也可以进行各种变更。单极性晶体管以及双极性晶体管的平面形状或面积比也可以根据复合开关装置的规格来进行变更，从而可以实现最优化。另外，在SiC支承基板的第2主面所设置的凹部以及凸部的个数并不限于在上述的实施方式中说明过的I 3个的情况，可以进行各种增减。而且，作为宽带隙半导体材料而利用SiC进行了说明，但是也可利用GaN或金刚石等其他宽带隙半导体，还可以利用由多个不同的宽带隙半导体构成的异质结构造的宽带隙半导体，例如将SiC作为支承基板并用GaN置换了 SiC基板的异质结构造的宽带隙半导体。另外，作为MOSFET单元的n+漏极层的接触金属发挥功能的Ni膜既可以仅形成于凸部的表面，也可以从凸部的表面向凹部的侧壁跨过地形成。(产业上的可利用性)如以上那样，本发明涉及的半导体装置适用于具有高性能且高耐压的复合开关装置。另外，在难以形成高浓度的n基板的宽带隙半导体材料的情况下也可展开应用。另外，能够利用于与配电系统直接连结的高耐压变换器等。这种情况下，还能够去除变压器，可以实现系统的大幅度小型轻量化及节能化。不止于当前的配电系统，也可以利用于下一代的系统网即智能电网。另外，也可利用于大型风扇、泵、轧钢机等工业用设备的控制装置。符号说明1,221复合开关装置2,222MOSFET(单极性晶体管)区域20MOSFET的表面元件构造3a、3b、223IGBT(双极性晶体管)区域3a_0、3b_0IGBT的表面元件构造3b_l、3b_2IGBT 单元4、224JTE5、225n沟道截断环6、36、46n 漏极层6a、6b、56a、56b 凸部7a、7b、57a、57b 凹部8、38、48n 缓冲层58a、58bn 场截止层9a、9b、39、49、59a、59bP+集电极层23a、23b、313a、413an+发射极层10a、10b、40、50、510a、510b Ti 膜
11、311、411、511rT 漂移层12、22a、22bP 体层13,313b,413bn+源极层14、24a、24bP+接触层15,315b,415b源极电极16a、16b、26a、26b栅极绝缘膜17a、17b、27a、27b、317a、317b、417a、417b 栅极电极(第 I 栅极电极)20、320、420、520集电极电极(漏极电极) 20a、320a、420aNi 膜20b、320b、420bAu 膜25a、25b、315a、415a发射极电极316a、316b、416a、416bP 结型栅层321a、321b沟道422a、422bP埋入式栅极层423a,423b第 2 栅极电极
权利要求
1.一种半导体装置，其在由带隙比硅宽的半导体材料构成的第I导电型的半导体基板上设置有至少I个以上的双极性晶体管以及至少I个以上的单极性晶体管，所述半导体装置的特征在于，具备 第I导电型的第I半导体层，其在所述半导体基板的第I主面侧构成所述半导体基板；第I导电型的第2半导体层，其在所述半导体基板的第2主面侧构成所述半导体基板，并且杂质浓度高于所述第I半导体层； 第I导电型的第3半导体层，其设置在所述第I半导体层与所述第2半导体层之间，至少与所述第I半导体层相接； 凹部，其设置在所述半导体基板的第2主面侧，贯通所述第2半导体层而到达所述第3半导体层； 第2导电型的第4半导体层，其设置在所述凹部的底面，与所述第3半导体层相接； 所述双极性晶体管的输出电极，其与所述第4半导体层相接； 所述双极性晶体管的输入电极以及控制电极，设置在所述半导体基板的第I主面侧的与所述凹部对应的位置； 凸部，其与所述凹部对应地形成在所述半导体基板的第2主面侧； 所述单极性晶体管的输出电极，其设置在所述凸部的表面，与所述双极性晶体管的输出电极电连接； 所述单极性晶体管的输入电极，其设置在所述半导体基板的第I主面侧的与所述凸部对应的位置，与所述双极性晶体管的输入电极电连接；和 所述单极性晶体管的控制电极，其设置在所述半导体基板的第I主面侧的与所述凸部对应的位置，与所述双极性晶体管的控制电极电连接。
2.根据权利要求I所述的半导体装置，其特征在于， 所述单极性晶体管和所述双极性晶体管被并联地电连接。
3.根据权利要求I所述的半导体装置，其特征在于， 所述凹部被设置有多个， 在所述半导体基板的与所述凹部对应的位置，分别设置有所述双极性晶体管， 多个所述双极性晶体管的各输入电极、各输出电极以及各控制电极分别被电连接。
4.根据权利要求I所述的半导体装置，其特征在于， 所述凸部被设置有多个， 在所述半导体基板的与所述凸部对应的位置，分别设置有所述单极性晶体管， 多个所述单极性晶体管的各输入电极、各输出电极以及各控制电极分别被电连接。
5.根据权利要求I所述的半导体装置，其特征在于， 所述双极性晶体管由多个双极性晶体管单元构成， 多个所述双极性晶体管单元的各输入电极、各输出电极以及各控制电极分别被电连接。
6.根据权利要求I所述的半导体装置，其特征在于， 所述单极性晶体管由多个单极性晶体管单元构成， 多个所述单极性晶体管单元的各输入电极、各输出电极以及各控制电极分别被电连接。
7.根据权利要求I所述的半导体装置，其特征在于， 所述半导体装置还具备 所述双极性晶体管的第2导电型的第5半导体层，其选择性设置在所述第I半导体层的与所述凹部对应的位置的表面层；和 所述双极性晶体管的第I导电型的第6半导体层，其选择性设置在所述第5半导体层的表面层， 所述双极性晶体管的输入电极与所述第6半导体层相接。
8.根据权利要求I所述的半导体装置，其特征在于， 所述半导体装置还具备 所述单极性晶体管的第2导电型的第7半导体层，其选择性设置在所述第I半导体层的与所述凸部对应的位置的表面层；和 所述单极性晶体管的第I导电型的第8半导体层，其选择性设置在所述第7半导体层的表面层， 所述单极性晶体管的输入电极与所述第8半导体层相接。
9.根据权利要求I所述的半导体装置，其特征在于， 所述双极性晶体管，具有在所述半导体基板与所述双极性晶体管的控制电极之间以与所述半导体基板接触的方式设置有栅极绝缘膜的绝缘栅构造， 所述单极性晶体管，具有在所述半导体基板与所述单极性晶体管的控制电极之间以与所述半导体基板接触的方式设置有栅极绝缘膜的绝缘栅构造。
10.根据权利要求I所述的半导体装置，其特征在于， 所述半导体装置还具备 所述双极性晶体管的第I导电型的第6半导体层，其选择性设置在所述第I半导体层的与所述凹部对应的位置的表面层； 所述双极性晶体管的第2导电型的第9半导体层，其以与所述第6半导体层分开的方式选择性地设置在所述第I半导体层的与所述凹部对应的位置的表面层； 所述单极性晶体管的第I导电型的第8半导体层，其选择性设置在所述第I半导体层的与所述凸部对应的位置的表面层；和 所述单极性晶体管的第2导电型的第10半导体层，其以与所述第8半导体层分开的方式选择性地设置在所述第I半导体层的与所述凸部对应的位置的表面层， 所述双极性晶体管具有以与所述第9半导体层接触的方式设置有所述双极性晶体管的控制电极的栅极构造， 所述单极性晶体管具有以与所述第10半导体层接触的方式设置有所述单极性晶体管的控制电极的栅极构造。
11.根据权利要求I所述的半导体装置，其特征在于， 所述第4半导体层是生长在从所述凹部的底面露出的所述第3半导体层的表面上的外延层。
12.根据权利要求I所述的半导体装置，其特征在于， 所述第4半导体层是通过向在所述凹部的底面露出的所述第3半导体层注入第2导电型杂质而形成的半导体层。
13.根据权利要求I所述的半导体装置，其特征在于， 所述半导体装置还具备包围所述双极性晶体管以及所述单极性晶体管的电场弛豫区域。
14.根据权利要求13所述的半导体装置，其特征在于， 所述电场弛豫区域设置在所述半导体基板的与设于外周部的凸部对应的位置。
15.根据权利要求I所述的半导体装置，其特征在于， 所述第3半导体层还与所述第2半导体层相接。
全文摘要
本发明提供一种半导体装置。复合开关装置(1)由设置在SiC基板的MOSFET区域(2)的MOSFET以及设置在SiC基板的IGBT区域(3a、3b)的IGBT构成。MOSFET以及IGBT的栅极电极(17a、17b、27a、27b)彼此连接、源极电极(15)和发射极电极(25a、25b)连接、漏极电极(20)和集电极电极(20)连接。在MOSFET以及IGBT设置有共用的n缓冲层(8)。在SiC基板的第1主面侧设置有MOSFET的表面元件构造(2_0)、IGBT的表面元件构造(3a_0、3b_0)。在SiC基板的第2主面侧设置有凹部(7a、7b)以及凸部(6a、6b)。MOSFET设置在SiC基板的与凸部(6b)对应的位置。IGBT设置在SiC基板的与凹部(7a、7b)对应的位置。
文档编号H01L29/78GK102782845SQ20118001268
公开日2012年11月14日 申请日期2011年4月15日 优先权日2010年4月15日
发明者菅原良孝 申请人:富士电机株式会社, 菅原良孝