专利名称：感光成像装置、半导体器件的制作方法
技术领域：
本发明涉及一种感光成像装置及其制作方法，尤其涉及一种可提高感光面积填充比，并提高制作精度的感光成像装置的制作方法，以及由上述方法形成的感光成像装置。本发明还涉及一种半导体器件的制作方法。
背景技术：
图像传感器是一种将光学信息(optical information)转换为电信号的装置。目前，图像传感器已被广泛应用于摄像、图像采集、扫描仪以及工业测量等领域。现有的图像传感器可以分为CXD(Charge Coupled Device)型图像传感器和互补金属氧化物半导体(CMOS)型图像传感器。CCD图像传感器是由微透镜层、彩色滤光层和像素单元(例如光敏二极管)阵列层叠组成，入射光线由微透镜聚焦到彩色滤光层上，经过彩色滤光层照射到像素单元上，像素单元获取入射光的光信号转换为电信号，再通过像素单元之间的栅极在像素单元之间传输，然后进行输出。与CXD图像传感器相比，CMOS图像传感器具有更方便的驱动模式并且能够实现各种扫描类型；而且，将信号处理电路集成到单个芯片中使得小型化CMOS图像传感器成为可能。此外，通过使用广泛兼容的CMOS技术，CMOS图像传感器有助于更低的功耗并降低制造成本。因而，CMOS图像传感器具有更广泛的应用。现有的CMOS图像传感器包括FSI图像传感器和BSI图像传感器。FSI图像传感器为前照式图像传感器，其由微透镜层、彩色滤光层、具有互连层的介质层和像素单元阵列及与像素单元相连且位于同一层的输出电路层叠组成。进入FSI像素的光线被带有防反射涂层的微透镜聚焦到彩色滤光层上，经过介质层照射到像素单元上，像素单元获取入射光的光信号转换为电信号，再通过相应的输出电路进行输出；对于FSI图像传感器，每一个像素单元的输出电路至少包括两个MOS单元。由于光首先会射入到互连层，而互连层内的金属层和层间介质层对光的衍射、吸收和遮挡作用不可避免要削弱像素单元对光的吸收，特别是像素单元缩小到1. 1微米以内后，这种影响已严重影响到器件的正常工作。针对上述缺陷，另一种BSI图像传感器应运而生，BSI图像传感器为背照式图像传感器，其由具有互连层的介质层和像素单元阵列、及与像素单元相连且位于同一层的输出电路、彩色滤光层、微透镜层层叠组成。光线从背面照射，进入BSI像素的光线被带有防反射涂层的微透镜聚焦到彩色滤光层上，穿过彩色滤光层照射到像素单元上，像素单元获取入射光的光信号转换为电信号，再通过相应的输出电路进行输出；对于BSI图像传感器，每一个像素单元的输出电路至少包括两个MOS单元。但是现有的图像传感器，无论CXD型、FSI型或者BSI型都仍然存在许多不足之处第一，CXD型图像传感器感光像元之间需要通过栅极进行信号的传输，因此栅极的存在限制了感光面积填充比(Fill factor)，并且栅极还会对光线造成遮挡，这样使得光的利用率较低；而对于FSI型或BSI型图像传感器中，光敏单元与像素内输出电路的MOS单元位于同一层，这限制了感光面积填充比(Fill-factor)，并且对于FSI由于互连层会对光线造成遮挡，从而使得光的利用率降低，因此CCD型、FSI型和BSI型图像传感器对入射光的敏感度Sensitivity)都较低。第二，C⑶型图像传感器的像素单元受到栅极工艺的限制，使得其工艺条件无法优化；而对于FSI型和BSI型图像传感器由于像素单元和MOS管在同一工艺中形成，因此像素单元受到MOS中的热工艺等限制，也无法优化。第三，C⑶型图像传感器的栅极和像素单元之间存在漏电，而且栅极下方的导电沟道也存在漏电；FSI型和BSI型图像传感器的像素单元和MOS管之间也存在漏电，而且由于像素单元之间的隔离结构的深度通常小于像素单元的深度，因此使得像素单元和衬底之间还存在了漏电。另外，CXD型、FSI型和BSI型图像传感器受到制造工艺的影响，像素分辨率都较低；因为需要与额外的芯片一起封装，系统集成困难，且封装的尺寸较大。为了解决上述像素单元感光面积填充比限制像素单元进一步等比例缩小，多芯片系统封装性能低，成本高，可靠性差等一系列技术问题，业界积极发展3D IC/CIS技术。该技术的核心是采用传统CMOS制造技术，或与传统CMOS制造技术完全兼容的制造技术，利用键合将多个功能相同或不同的芯片在垂直于芯片表面的方向堆叠在一起；芯片键合前必须减薄；利用TSV(Thr0ugh Silicon Via)技术实现各芯片间的电学连接。3D IC技术在感光成像装置方面也有广泛的应用前景，例如SONY公司(US2006/0057820A1)发明了将超薄BSI感光成像装置叠加在PCB板上的技术。利用该技术，可以将超薄感光成像装置叠加在驱动、控制集成电路上，实现感光成像装置与控制电路的集成。这就摆脱了上述由于像素单元感光面积填充比的限制，像素单元不能进一步等比例缩小的难题。该技术利用二次多孔硅剥离单晶硅的技术，通过以下步骤实现超薄BSI感光成像装置1)利用键合、多孔硅剥离技术将第一衬底上5 20um的超薄硅衬底转移到第二衬底的多孔硅层上；幻在超薄硅衬底上制作固体成像器件及电学连接柱；幻划片槽的制作及保护高分子材料的涂覆，超薄硅衬底固体成像器件转移至蓝膜或临时衬底；4)光入射面多余材料的移除及光学封装的制作力)将光学封装完成后的器件通过电学连接柱扣装到PCB或者控制集成电路上。由上述描叙可知，该技术存在如下不足1)需采用多次键和、多晶硅剥离、超薄片转移，制程异常复杂，良率低，周期长，成本高，需要增加非常规的集成电路加工工艺；2)器件制作在超薄片硅衬底上，导致器件对应力非常敏感，需要特别处理以便在每一个步骤当中平衡可能的过大应力；幻超薄硅衬底成像器件转移到临时衬底，PCB板/控制集成电路的过程当中，难于实现晶圆级的操作，只能实现单个芯片的操作；4)超薄硅衬底成像器件多次的转移，键合导致可能的机械破坏、静电损坏几率增加力)在超薄硅衬底成像器件扣装到PCB板或者控制集成电路的过程当中，超薄衬底上的单元感光器件与控制电路上的单元控制电路必须实现亚微米级的键合对准，这需要超高精度的对准装置及扣装工艺控制；6)同时，由于目前像素单元的尺寸已经接近lum，这要求电学连接柱的直径小于lum，这样尺寸的微电学连接柱提高了对芯片表面平坦度的要求。
所有这些不足都降低了良率，提高了成本。因此制程相对简单、无超薄衬底处理、对准精度要求低、与传统CMOS制作工艺完全兼容的3D-CIS解决方案是本发明的目标。
发明内容
本发明的目的是提供一种感光成像装置及其制作方法，其一方面可以实现最大的感光面积填充比，另一方面可以保证光电二极管与驱动电路之间的对准精度。本发明还提供了一种半导体器件的制作方法，其可以保证上层器件与下层器件之间的对准精度。为实现上述目的，本发明提供了一种半导体器件的制作方法，包括提供形成在第一衬底上的第一器件层与形成在第二衬底上的连续的第二器件层，所述第一器件层的表面形成有导电的顶层焊垫层，所述连续的第二器件层的表面形成有连续的导电粘附层；将所述第一器件层键合到所述连续的第二器件层，其中所述第一器件层表面的顶层焊垫层直接焊接在所述第二器件层表面的导电粘附层，实现所述第一器件层与所述第二器件层的电学连接；去除所述第二衬底；选择性刻蚀所述连续的第二器件层和连续的导电粘附层，以形成沟槽阵列；用绝缘材质填充所述沟槽阵列，以形成多个彼此绝缘隔离的第二器件。可选的，所述第一器件层包括形成在第一衬底上的多个驱动电路，相邻的驱动电路由绝缘材料隔离；第二器件层包括连续的光敏单元层。可选的，所述顶层焊垫层与所述导电粘附层材质的选择，满足在将第一器件层键合到第二器件层过程中的热预算不损坏已形成器件。可选的，在将第一器件层键合到第二器件层过程中，加热温度不超过440°C。可选的，所述顶层焊垫层的材质为铝，所述导电粘附层的材质为锗；或者，所述顶层焊垫层与所述导电粘附层的材质均为铜；或者，所述顶层焊垫层、所述导电粘附层的材质组合为金-铟，金-硅中的一种。可选的，将第一器件层键合到第二器件层之前，所述顶层焊垫层为完整的一层；在选择性刻蚀所述连续的第二器件层和连续的导电粘附层的步骤中，所述顶层焊垫层被分割为彼此隔离的多个顶层焊垫。
可选的，将第一器件层键合到第二器件层之前，将所述顶层焊垫层分割为彼此隔离的多个顶层焊垫。可选的，将第一器件层键合到第二器件层之前，将第一器件层的顶层焊垫层分割为彼此隔离的多个顶层焊垫；每一个焊垫由两层金属构成，顶部的小块金属用于实现与第二器件层的导电粘附层的焊接，底部的大块金属用做反光层。可选的，利用干法、湿法或研磨的方式进行所述去除第二衬底的步骤。可选的，所述光敏单元层为光电二极管层，第二衬底与所述光电二极管层之间形成有终止层，以避免去除第二衬底的步骤损伤光电二极管层。可选的，所述光敏单元层为光电二极管层，所述第二衬底与所述光电二极管层之间形成有离子注入层，所述去除第二衬底的步骤包括以所述离子注入层为界面将所述第二衬底自所述第二器件层分离。
可选的，所述第一衬底与第二衬底均选自硅衬底、SOI衬底组成集合中的任一种。可选的，所述光敏单元层为光电二极管层，所述光电二极管层包括P型掺杂层与N型掺杂层，或者包括P型掺杂层、I型层与N型掺杂层，所述光电二极管层的材质包括硅、锗、碳化硅、砷化镓、铟磷或其他化合物半导体。可选的，所述光敏单元层为光电二极管层；形成多个彼此隔离的第二器件后，在所述光电二极管上形成前电极、滤光层及微透镜，所述前电极为透明导电氧化物层或重掺杂的锗层。可选的，在形成沟槽阵列后，绝缘材质填充所述沟槽阵列之前，通过沟槽阵列侧壁，注入隔绝性离子进行掺杂，使掺杂离子进入光敏单元层接近沟槽阵列侧壁处。可选的，所述第一器件层为驱动电路阵列，所述第二器件层为存储阵列。可选的，所述存储阵列包括NAND存储单元或NOR存储单元。为实现上述目的，本发明还提供了一种感光成像装置，包括 驱动电路阵列，位于半导体衬底上，包括位于同一平面内的多个驱动电路，每一驱动电路包括至少一个CMOS晶体管及位于CMOS晶体管上方、导电的顶层焊垫；感光阵列，位于所述驱动电路阵列上方，包括位于同一平面内的多个感光单元，感光单元的上方形成有允许光进入的前电极，下方形成有导电粘附垫；其中，所述导电粘附垫焊接在所述顶层焊垫以电性连接对应的感光单元与CMOS晶体管；相邻的感光单元之间形成有隔离结构，所述隔离结构隔离相邻感光单元的所述导电粘附垫。可选的，所述隔离结构隔离相邻CMOS晶体管上方的所述顶层焊垫。可选的，所述顶层焊垫的材质为铝，所述导电粘附垫的材质为锗；或者，所述顶层焊垫与所述导电粘附层的材质均为铜；或者，所述顶层焊垫层、所述导电粘附层的材质组合为金-铟，金-硅中的一种。可选的，所述半导体衬底的材质为单晶硅。可选的，所述感光单元为光电二极管，其为P型掺杂层与N型掺杂层的叠层结构，或者为P型掺杂层、I型层与N型掺杂层的叠层结构，所述光电二极管的材质包括硅、锗、碳化硅、砷化镓或铟磷或其他化合物半导体。可选的，所述驱动电路阵列还包括位于CMOS晶体管与顶层焊垫之间以将两者电连接的互连结构，所述顶层焊垫位于互连结构的表面。与现有技术相比，本发明具有以下优点第一，由不同的衬底及制程来制作具有光电二极管层的感光阵列、互连层以及具有场效应管的驱动电路阵列，使得感光阵列位于最外层，光线直接由透镜层汇聚到感光阵列。由于感光阵列位于单独的一层，这样使得感光面积最大化，从而提高了感光面积填充比(Fill-factor)，并且由于感光阵列位于互连层和驱动电路阵列的顶层，从而入射光线不受遮挡，提高了光的利用率，使得图像传感器对入射光的敏感度很高。第二，由于感光阵列位于单独的一层，因此其采用独立的制造工艺，使得其工艺条件不受其他器件工艺，特别是热过程的限制，达到最优化。第三，由于感光阵列位于单独的一层，因此感光阵列和驱动电路之间不存在漏电流；并且在感光阵列分割过程中，所形成的沟槽隔离结构延伸到感光阵列所在的衬底，从而会完全隔离相邻的光电二极管，减小或避免其间的漏电流。第四，由于感光阵列位于单独的一层，因此其采用独立的制造工艺，使得工艺条件不受其他工艺的限制，像素分辨率较高；而且不再需要与额外的芯片一起封装，简化了系统集成，且封装的尺寸最小化。第五，由于控制电路与感光阵列位于不同层，单元控制电路能够实现更加复杂的功能。例如实现像素单元内的光电信号放大及处理。第六，制程相对简单，只需要一次晶圆级键合，无需进行超薄衬底、器件的转移处理，有利于降低成本，提高良率。除此之外，与驱动电路阵列键合后，感光阵列才被分割为一个个分离的感光单元，即光电二极管；与两者都分割后再对准键合的方式相比，在相同精度设备下，本发明的方式能获得更高的驱动电路与感光单元之间的对准精度，有利于降低的工艺难度和制造成本；而且本发明采用键合的方式形成3D的结构，简化了工艺制程，优化了器件性能，缩短了制作周期，可以将整个3D结构封装在一个芯片里，减小了器件的尺寸。
通过参照附图更详细地描述示范性实施例，以上和其它的特征以及优点对于本领域技术人员将变得更加明显，附图中图1是本发明半导体器件制作方法的流程图。图2至图13是制作过程中获得的半导体器件中间结构的截面示意图。图14是本发明半导体器件的截面示意图。图15是本发明半导体器件中的第一器件层的变更实施方式。图16是本发明半导体器件中的第一器件层的另一实施方式。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图1是本发明半导体器件制作方法一个实施例的流程图。下面结合图1对本发明的制作方法及形成结构作详细说明。在本实施例中具体的以感光成像装置为例进行说明。执行步骤Sl 提供第一器件层。如图2，提供形成在第一衬底10上的第一器件层100。在本实施例中所述第一器件层100为驱动电路阵列，其包括形成在第一衬底10上的多个用作驱动电路的CMOS晶体管101，相邻的驱动电路由绝缘材料(指的是浅沟槽隔离结构11及介电层15)隔离，所述驱动电路的上方形成有导电的顶层焊垫层19。每一晶体管包括形成在第一衬底10上的栅极12、形成在第一衬底10内并位于栅极12两侧的源区14a、漏区14b。所述顶层焊垫层19通过互连结构17与晶体管电连接。其中，所述第一衬底10可以是单晶硅衬底、SOI衬底或本领域常见的其它衬底结构。
在其它实施例中，所述第一器件层所包含的驱动电路还可以包括其它场效应管，比如二极管与双极结型晶体管中的一种或多种；驱动电路也可以包括场效应管与其它器件，例如无源器件的组合。在本实施例中具体的驱动电路还包括位于CMOS晶体管上方的互连层102，所述顶层焊垫层19位于互连层表面。执行步骤S2 提供连续的第二器件层。提供第二衬底20。在本实施例中，如图3，所述第二衬底20为SOI衬底，其自下而上依次包括底层硅20a、掩埋氧化层20b及顶层硅20c。在其它实施例中，第二衬底可以是其它衬底，比如单晶硅衬底、轻掺杂的硅衬底或锗硅衬底等等。而后，在第二衬底20上依次形成感光单元层，在本实施例中具体可以为光电二极管层21、导电粘附层观，如图4至图6所示。所述光电二极管层21可以是包括P型掺杂层与N型掺杂层的叠层结构，也可以是包括P型掺杂层、I型层与N型掺杂层的叠层结构。另外，所述光电二极管层21的主材质可以是硅、锗、碳化硅、砷化镓、铟磷或其它任何可用作光电二极管的材质。在本实施例中，对顶层硅20c进行掺杂和激活，形成重掺杂P型硅(P+Si)层21a，如图4;在重掺杂P型硅层21a上外延生长形成轻掺杂P型硅(P-Si)层21b，而后利用原位掺杂或掺杂后激活的方式在轻掺杂P型硅层21b上方形成重掺杂N型硅(N+Si)层21c，如图5。上述重掺杂P型硅层21a、轻掺杂P型硅(P-Si)层21b及重掺杂N型硅层21c共同组成了连续的光电二极管层21 ；光电二极管层21后续被分隔后，就可形成一个个绝缘分隔的光电二极管。而后为满足电连接的需要，在光电二极管层21形成导电粘附层28。形成的结构如图6所示。除了是光电二极管层之外，第二器件层的主体结构还可以是其它的光敏单元层。另外，这里所谓的“连续的第二器件层”或“连续的光电二极管层”，是因为该层后续会被分隔为多个独立的单元，这里“连续的”只是强调该层尚未被分隔的状态，并不能作其它解释或限制。上述的提供第一器件层的步骤Sl与提供连续的第二器件层的步骤S2之间并无明显的先后顺序。即，既可以通过不同的设备同时制作第一器件层、第二器件层，也可先制作其中的一个，而后制作另一个。执行步骤S3 键合第一器件层与第二器件层。如图7，将第一器件100、第二器件200以顶层焊垫层19与导电粘附层观面面相对或直接面面接触的方式设置。而后，如图8，将第一器件100与第二器件200键合，其中第一器件100的顶层焊垫层19直接焊接在第二器件200的导电粘附层观，导致二者电性相连。键合的方式可以是共熔键合，也可以是其它任何在半导体工艺中可行的焊接工艺。这个步骤的关键之处在于在满足焊接牢靠的同时，保证不会热预算过大，从而导致损坏第一器件100与第二器件200内的已形成器件。而热预算与第一器件100的所述顶层焊垫层19与第二器件200的所述导电粘附层观材质的选择密切相关。对于欲加工成感光成像装置的第一器件100与第二器件200而言，在将第一器件100键合到第二器件200过程中，加热温度不超过500度，最好是不超过440°C时，可以保证所形成器件的性能。作为满足上述热预算的实例，所述顶层焊垫层19的材质可以为铝，对应的，所述导电粘附层观的材质为锗。或者，所述顶层焊垫层19与所述导电粘附层观的材质均为铜。另外，所述顶层焊垫层19与所述导电粘附层观材质也可以是金-铟、金-硅或其它满足热预算的共融合金的组合。在上述列举的各种可行组合中，由于铝可作为较佳的反光材料，从而使得铝-锗组合具有另外的效果位于光电二极管(层)下方，可将光线反射回光电二极管，增强整个器件的光灵敏度。执行步骤S4 去除第二衬底。如图9，利用SOI衬底(即第二衬底)20中的掩埋氧化层20b作为终止层，以干法、湿法或研磨的方式去除所述SOI衬底的底层硅20a。在本实施例中，第二衬底20有多层结构，这里只是去除了它的主体部分；剩余的衬底部分不会影响后续的加工(如对光电二极管层21的分隔工艺)，相反能在后续加工中对光电二极管层21起到保护作用，因而在此步骤不必同时去除。但是，在器件最终完成后，要保证剩余的衬底部分不会阻止或明显影响光入射至光电二极管；为保证此点，本实施例后续会对其去除。在其它实施例中，若第二衬底只是简单的一层，如单晶硅衬底，则在此步骤中可将其完全去除。作为对这一方案的改善，第二衬底与所述光电二极管层21之间可以预先形成有终止层(作用相当于本实施例中的掩埋氧化层20b)，以避免去除第二衬底的步骤损及光电二极管层21。除了这里提供的将第二衬底材料慢慢耗尽而将其去除的方法外，也可采用机械或物理操作将第二衬底完整剥离的方式实现该步骤的所述去除。为减小分离的难度，可预先降低第二衬底表面处的连接强度。比如，形成光电二极管层前，先在第二衬底表面形成离子注入层。需要去除第二衬底时，可直接借助外力将离子注入层之外的第二衬底分离；之后只需去除(可利用湿法)残余在器件上的离子注入层即可。执行步骤S5 分隔第二器件层。如图10，依次刻蚀掩埋氧化层20b、光电二极管层21、导电粘附层观、顶层焊垫层19，并部分刻蚀至驱动电路层内的介电层15，以形成由多个沟槽25组成的沟槽阵列。如图11，以沉积，比如SACVD的方式形成绝缘材质以充满所述沟槽25，从而在沟槽25处形成隔离结构沈，而后CMP以平整表面。形成的结构如图12所示。隔离结构沈已将光电二极管层21分隔成多个彼此隔离的光电二极管，每一光电二极管与下方的驱动电路(晶体管)一一对应。隔离结构沈同时也会将导电粘附层观分隔为多个导电粘附垫，将顶层焊垫层19分隔为多个顶层焊垫。这里提供的键合后再对第二器件进行分隔的处理方式，能够较好的保证第一器件与第二器件的对准(主要指的是其上原件 < 如晶体管与光电二极管 > 之间的对准，使晶体管和光电二极管有效的电连接)，其对准误差大约在1. 5微米。在同样加工精度下，现有的一种处理方式先对第一器件、第二器件各自进行分隔，而后通过对准其上的焊垫将两者键合的方式，对准误差超过3微米。另外，在形成沟槽阵列后、绝缘材质填充所述沟槽阵列之前，还可以通过沟槽阵列侧壁，注入隔绝性离子进行掺杂，使掺杂离子进入光电二极管层接近沟槽阵列侧壁处。通过隔绝性离子使得各光电二极管之间可以更好的绝缘，并且减小漏电流。同时也有助于降低单元感光器件的暗电流，提高器件的性能。执行步骤S6:后续工艺。如图12，依次刻蚀特定局部区域内的掩埋氧化层20b、光电二极管层21、导电粘附层28，以形成沟槽，所述沟槽将顶层焊垫层19内的某个顶层焊垫的部分区域暴露在外；而后沉积金属材料填充所述沟槽，以形成前电极接触孔27。而后对表面进行平整，去除掩埋氧化层20b上方的金属材料。作为一个实施例，所述金属材料为钨。而后，如图13，去除掩埋氧化层20b，暴露光电二极管层21内的光电二极管；在光电二极管表面形成透明的前电极30。前电极30会通过前电极接触孔27与对应的驱动电路(即晶体管)电性相连。作为一个实施例，前电极30可以为透明导电氧化物(ITO)层，也可以是或厚度小于0. 5微米的重掺杂锗层。如图14，依次在前电极30上形成抗反射层50、滤光层70及微透镜80，以增强光电二极管对入射光的汇聚与吸收。并依次刻蚀周边区域内的滤光层70、抗反射层50、光电二极管层21、导电粘附层观，将顶层焊垫层19内的某个顶层焊垫暴露，以将其与外部连接。上述前电极30、抗反射层50、滤光层70及微透镜80的结构及其制作方法都是本领域比较常见的。在其它实施例，完全可以采用其它替代结构或制作方法。比如，滤光层可以分为RGB三种，它们的排布可以是常见的矩形、三角形、梅花形，也可以是其它规则或不规则形状。利用上述方法形成的感光成像装置，如图14所示，包括驱动电路阵列，位于半导体衬底(即第一衬底)10上，包括位于同一平面内的多个驱动电路，每一驱动电路包括至少一个场效应管及位于场效应管上方、导电的顶层焊垫19 ；感光阵列21，位于所述驱动电路阵列上方，包括位于同一平面内的多个感光单元，例如可以为光电二极管，光电二极管的上方形成有允许光进入的前电极30，下方形成有导电粘附垫28 ；其中，所述导电粘附垫观焊接在所述顶层焊垫19以电性连接对应的光电二极管与场效应管；相邻的光电二极管之间形成有隔离结构沈，所述隔离结构26隔离相邻光电二极管的所述导电粘附垫观。所述隔离结构沈隔离相邻场效应管上方的所述顶层焊垫19。所述顶层焊垫19的材质为铝，所述导电粘附垫观的材质为锗；或者，所述顶层焊垫19与所述导电粘附层观的材质均为铜；或者，所述顶层焊垫19、所述导电粘附垫观的材质组合为金-铟，金-硅中的一种。所述场效应管为由CMOS晶体管、二极管与双极结型晶体管组成的集合中的一个或组合。所述光电二极管包括P型掺杂层与N型掺杂层，或者包括P型掺杂层、I型层与N型掺杂层。所述光电二极管的材质包括硅、锗、碳化硅、砷化镓或铟磷。所述前电极30上形成有滤光层70及微透镜80。采用上述的感光成像装置制作方法与现有技术相比，具有以下优点第一，由不同的衬底及制程来制作具有光电二极管层的感光阵列、互连层以及具有场效应管的驱动电路阵列，使得感光阵列位于最外层，光线直接由透镜层汇聚到感光阵列。由于感光阵列位于单独的一层，这样使得感光面积最大化，从而提高了感光面积填充比(Fill-factor)，并且由于感光阵列位于互连层和驱动电路阵列的顶层，从而入射光线不受遮挡，提高了光的利用率，使得图像传感器对入射光的敏感度很高。第二，由于感光阵列位于单独的一层，因此其采用独立的制造工艺，使得工艺条件不受其他工艺的限制，达到最优化。第三，由于感光阵列位于单独的一层，因此感光阵列和驱动电路之间不存在漏电流；并且在感光阵列分割过程中，所形成的沟槽隔离结构延伸到感光阵列所在的衬底，从而会完全隔离相邻的光电二极管，减小或避免其间的漏电流。第四，由于感光阵列位于单独的一层，因此其采用独立的制造工艺，使得工艺条件不受其他工艺的限制，像素分辨率较高；而且不再需要与额外的芯片一起封装，简化了系统集成，且封装的尺寸最小化。第五，采用上述的键合后再对光电二极管分割的方法简化了工艺，避免了现有技术中需要将光电二极管阵列和驱动电路阵列严格对准的方式，同事也避免了因不能精确对准而带来的误差。图15是本发明半导体器件中的第一器件层的变更实施方式。与图2中的第一器件层100不同，在与第二器件层键合前，第一器件层100’表面的顶层焊垫层已经被分隔为彼此隔离的多个顶层焊垫19’，相邻的顶层焊垫19’由介电材料19b绝缘隔离。其中，形成多个彼此隔离的顶层焊垫19’的方式可以是先形成连续的顶层焊垫层，而后刻蚀顶层焊垫层以在其内部形成沟槽，而后用绝缘材料填充沟槽；也可以是其它方式，如大马士革制作方式。当顶层焊垫层的材质为难以刻蚀的Cu等材质时，优先采用大马士革工艺。第一器件层100’的具体结构如图15所示，其包括形成在第一衬底10上的多个用作驱动电路的CMOS晶体管(图中未标示)，相邻的驱动电路由绝缘材料(指的是浅沟槽隔离结构11及介电层15)隔离，所述驱动电路的上方形成有导电的多个顶层焊垫19’。每一晶体管包括形成在第一衬底10上的栅极12、形成在第一衬底10内并位于栅极12两侧的源区14a、漏区14b。所述顶层焊垫19’通过互连结构17与晶体管电连接。其中，所述第一衬底10可以是单晶硅衬底、SOI衬底或本领域常见的其它衬底结构。在后续工艺中，第一器件层100’与第二器件层键合后，选择性刻蚀连续的第二器件层和连续的导电粘附层以形成沟槽阵列的步骤中，所述刻蚀工艺已无需对第一器件层100’的顶层焊垫进行刻蚀。图16是本发明半导体器件中的第一器件层的另一实施方式。与图15中的第一器件层100’相似，在与第二器件层键合前，第一器件层100”表面的顶层焊垫层已经被分隔为彼此隔离的多个顶层焊垫19”，相邻的顶层焊垫19”已由介电材料绝缘隔离。与图15的不同之处在于每一个顶层焊垫19”由两层金属构成，顶部的小块金属19m用于实现与第二器件的导电粘附层的焊接，底部的大块金属19η用做反光层，增强光电二极管对光的吸收。其中，小块金属19m材质的选择范围与图2中顶层焊垫层19相同，大块金属19η则需要是反光材质，比如铝。上述键合方法不仅适用于感光成像装置，其用在其它半导体器件上，也会取得类似的效果。在另一实施例中，所述半导体器件可以是存储器，对应的，所述第一器件可以为包括CMOS读写电路的驱动电路阵列，所述第二器件可以为包括NAND存储单元或NOR存储单元的存储阵列。较优的，键合前，所述第一器件、所述第二器件均已被分隔为多个工作单元。而且本发明采用键合的方式形成3D的结构，简化了工艺制程，优化了器件性能，缩短了制作周期，可以将整个3D结构封装在一个芯片里，减小了器件的尺寸。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种半导体器件的制作方法，其特征在于，包括提供形成在第一衬底上的第一器件层与形成在第二衬底上的连续的第二器件层，所述第一器件层的表面形成有导电的顶层焊垫层，所述连续的第二器件层的表面形成有连续的导电粘附层；将所述第一器件层键合到所述连续的第二器件层，其中所述第一器件层表面的顶层焊垫层直接焊接在所述第二器件层表面的导电粘附层，实现所述第一器件层与所述第二器件层的电学连接；去除所述第二衬底；选择性刻蚀所述连续的第二器件层和连续的导电粘附层，以形成沟槽阵列；用绝缘材质填充所述沟槽阵列，以形成多个彼此绝缘隔离的第二器件。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一器件层包括形成在第一衬底上的多个驱动电路，相邻的驱动电路由绝缘材料隔离；第二器件层包括连续的光敏单元层。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述顶层焊垫层与所述导电粘附层材质的选择，满足在将第一器件层键合到第二器件层过程中的热预算不损坏已形成器件。
4.如权利要求2所述的半导体器件的制作方法，其特征在于，在将第一器件层键合到第二器件层过程中，加热温度不超过440°C。
5.如权利要求1至4任一项所述的半导体器件的制作方法，其特征在于，所述顶层焊垫层的材质为铝，所述导电粘附层的材质为锗；或者，所述顶层焊垫层与所述导电粘附层的材质均为铜；或者，所述顶层焊垫层、所述导电粘附层的材质组合为金-铟，金-硅中的一种。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，将第一器件层键合到第二器件层之前，所述顶层焊垫层为完整的一层；在选择性刻蚀所述连续的第二器件层和连续的导电粘附层的步骤中，所述顶层焊垫层被分割为彼此隔离的多个顶层焊垫。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，将第一器件层键合到第二器件层之前，将所述顶层焊垫层分割为彼此隔离的多个顶层焊垫。
8.如权利要求2所述的半导体器件的制作方法，其特征在于，将第一器件层键合到第二器件层之前，将第一器件层的顶层焊垫层分割为彼此隔离的多个顶层焊垫；每一个焊垫由两层金属构成，顶部的小块金属用于实现与第二器件层的导电粘附层的焊接，底部的大块金属用做反光层。
9.如权利要求1所述的半导体器件的制作方法，其特征在于，利用干法、湿法或研磨的方式进行所述去除第二衬底的步骤。
10.如权利要求2所述的半导体器件的制作方法，其特征在于，所述光敏单元层为光电二极管层，第二衬底与所述光电二极管层之间形成有终止层，以避免去除第二衬底的步骤损伤光电二极管层。
11.如权利要求2所述的半导体器件的制作方法，其特征在于，所述光敏单元层为光电二极管层，所述第二衬底与所述光电二极管层之间形成有离子注入层，所述去除第二衬底的步骤包括以所述离子注入层为界面将所述第二衬底自所述第二器件层分离。
12.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一衬底与第二衬底均选自硅衬底、SOI衬底组成集合中的任一种。
13.如权利要求2所述的半导体器件的制作方法，其特征在于，所述光敏单元层为光电二极管层，所述光电二极管层包括P型掺杂层与N型掺杂层，或者包括P型掺杂层、I型层与N型掺杂层，所述光电二极管层的材质包括硅、锗、碳化硅、砷化镓、铟磷或其他化合物半导体。
14.如权利要求2所述的半导体器件的制作方法，其特征在于，所述光敏单元层为光电二极管层；形成多个彼此隔离的第二器件后，在所述光电二极管上形成前电极、滤光层及微透镜，所述前电极为透明导电氧化物层或重掺杂的锗层。
15.如权利要求2所述的半导体器件的制作方法，其特征在于，在形成沟槽阵列后，绝缘材质填充所述沟槽阵列之前，通过沟槽阵列侧壁，注入隔绝性离子进行掺杂，使掺杂离子进入光敏单元层接近沟槽阵列侧壁处。
16.如权利要求1所述的制作方法，其特征在于，所述第一器件层为驱动电路阵列，所述第二器件层为存储阵列。
17.如权利要求16所述的制作方法，其特征在于，所述存储阵列包括NAND存储单元或 NOR存储单元。
18.—种感光成像装置，其特征在于，包括驱动电路阵列，位于半导体衬底上，包括位于同一平面内的多个驱动电路，每一驱动电路包括至少一个CMOS晶体管及位于CMOS晶体管上方、导电的顶层焊垫；感光阵列，位于所述驱动电路阵列上方，包括位于同一平面内的多个感光单元，感光单元的上方形成有允许光进入的前电极，下方形成有导电粘附垫；其中，所述导电粘附垫焊接在所述顶层焊垫以电性连接对应的感光单元与CMOS晶体管；相邻的感光单元之间形成有隔离结构，所述隔离结构隔离相邻感光单元的所述导电粘附垫。
19.如权利要求18所述的感光成像装置，其特征在于，所述隔离结构隔离相邻CMOS晶体管上方的所述顶层焊垫。
20.如权利要求18所述的感光成像装置，其特征在于，所述顶层焊垫的材质为铝，所述导电粘附垫的材质为锗；或者，所述顶层焊垫与所述导电粘附层的材质均为铜；或者，所述顶层焊垫层、所述导电粘附层的材质组合为金-铟，金-硅中的一种，所述半导体衬底的材质为单晶硅。
21.如权利要求18所述的感光成像装置，其特征在于，所述感光单元为光电二极管，其为P型掺杂层与N型掺杂层的叠层结构，或者为P型掺杂层、I型层与N型掺杂层的叠层结构，所述光电二极管的材质包括硅、锗、碳化硅、砷化镓或铟磷或其他化合物半导体。
22.如权利要求18所述的感光成像装置，其特征在于，所述驱动电路阵列还包括位于 CMOS晶体管与顶层焊垫之间以将两者电连接的互连结构，所述顶层焊垫位于互连结构的表
全文摘要
本发明提供了一种半导体器件的制作方法及感光成像装置，所述半导体器件的制作方法，包括提供形成在第一衬底上的第一器件层与形成在第二衬底上的连续的第二器件层，所述第一器件层的表面形成有导电的顶层焊垫层，所述连续的第二器件层的表面形成有连续的导电粘附层；将所述第一器件层键合到所述连续的第二器件层，其中所述第一器件层表面的顶层焊垫层直接焊接在所述第二器件层表面的导电粘附层；去除所述第二衬底；选择性刻蚀所述连续的第二器件层和连续的导电粘附层，以形成沟槽阵列；用绝缘材质填充所述沟槽阵列，以形成多个彼此绝缘隔离的第二器件。利用上述方法形成的半导体器件，能够明显提高第一器件层与第二器件层的对准精度。
文档编号H01L27/146GK102569328SQ20121007190
公开日2012年7月11日 申请日期2012年3月16日 优先权日2012年3月16日
发明者唐德明, 张镭, 毛剑宏, 王志玮, 韩凤芹 申请人:上海丽恒光微电子科技有限公司