专利名称：FinFET器件及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及FinFET器件及其制造方法。
背景技术：
半导体集成电路(IC)工业已经经历了快速发展。在IC演进的过程中，功能密度(即，每芯片区域中互连器件的数量)普遍增加，同时几何尺寸(即，可使用制造工艺制造的最小部件(或线))减小。这种比例缩小通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度，并且对于将要实现的这些进步，需要IC制造的类似发展。例如，随着半导体工业前进到追求更大器件密度、更高性能和更低成本的纳米技术工艺，在鳍状场效应晶体管(FinFET)器件的发展中导致制造和设计的双重挑战。尽管现有的FinFET器件以及制造FinFET器件的方法通常足以应对它们的预期目的，但它们还不能在所有方面都完全满足。
发明内容
为解决上述问题，本发明提供了一种半导体器件，包括衬底，包括设置在衬底上方的鳍结构，鳍结构包括一个或多个鳍；绝缘材料，设置在衬底上，并形成在一个或多个鳍的每一个之间的区域中；介电层，横跨一个或多个鳍的每一个并形成在一个或多个鳍的每一个之间的区域中的绝缘材料上；功函金属，横跨一个或多个鳍的每一个并形成在一个或多个鳍的每一个之间的区域中的介电层上；应变材料，设置在一个或多个鳍的每一个之间的区域中的功函金属上；以及信号金属，横跨一个或多个鳍的每一个并形成在功函金属和应变材料上。
其中，应变材料具有不同于功函金属的热膨胀系数(CTE)和信号金属的CTE的CTE，以及其中，信号金属分离半导体器件的源极区域和漏极区域，源极区域和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域。其中，对于一个或多个鳍的每一个，应变材料在沟道区域的电流流动方向上引入压缩应力。其中，对于一个或多个鳍的每一个，应变材料在沟道区域的电流流动方向上引入拉伸应力。其中，半导体器件为P型金属氧化物半导体(PMOS)鳍状场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍状场效应晶体管(FinFET)器件中的一种，以及其中，半导体器件包括在集成电路器件中。其中，从由电介质材料和金属材料组成的组中选择应变材料。其中，应变材料包括硅化钛(TiSi)，以及功函金属包括氮化钛(TiN)。其中，应变材料包括聚酰亚胺(PI)，以及功函金属包括铝化钛(TiAl)。此外，还提供了一种半导体器件，包括衬底；鳍结构，包括设置在衬底之上的一个或多个鳍的鳍结构；介电层，设置在鳍结构的中心部分上并横跨一个或多个鳍的每一个；功函金属，设置在介电层上并横跨一个或多个鳍的每一个；应变材料，设置在功函金属层上并夹置在一个或多个鳍的每一个之间；以及信号金属，设置在功函金属和应变材料上，并横跨一个或多个鳍的每一个。其中，信号金属分离半导体器件的源极区域和漏极区域，源极区域和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域，其中，应变材料在鳍结构的一个或多个鳍的至少一个鳍的沟道区域的电流流动方向上引入压缩应力，以及其中，应变材料具有不同于功函金属的热膨胀系数(CTE)和信号金属的CTE的CTE。其中，信号金属分离半导体器件的源极区域和漏极区域，源极区域和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域，其中，应变材料在鳍结构的一个或多个鳍的至少一个鳍的沟道区域的电流电流方向上引入拉伸应力，以及其中，应变材料具有大于功函金属的热膨胀系数(CTE)且不同于信号金属的CTE的CTE。其中，半导体器件为P型金属氧化物半导体(PMOS)鳍状场效应晶体管(FinFET)器件。其中，半导体器件为N型金属氧化物半导体(NMOS)鳍状场效应晶体管(FinFET)器件。
此外，还提供了一种用于制造半导体器件的方法，包括提供衬底；在衬底上方形成包括一个或多个鳍的鳍结构，一个或多个鳍的每一个都包括第一侧壁和第二侧壁；在衬底和鳍结构上沉积绝缘材料，绝缘材料充分填满一个或多个鳍的每一个之间的区域；从一个或多个鳍的每一个之间的区域中去除绝缘材料的一部分，使得一个或多个鳍的每一个的第一侧壁和第二侧壁的一部分被露出；在一个或多个鳍的每一个的中心部分的上方形成介电层；形成功函金属，功函金属在介电层的上方并设置在一个或多个鳍的每一个之间的区域中；在功函金属上形成应变材料，应变材料设置在一个或多个鳍的每一个之间的区域中；以及深蚀刻一个或多个鳍的每一个之间的区域中的应变材料。该方法还包括在功函金属和深蚀刻的应变材料的上方形成信号金属，信号金属横跨一个或多个鳍的每一个并分离半导体器件的源极区域和漏极区域，源极区域和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域，以及在源极区域和漏极区域中形成源极部件和漏极部件，其中，形成源极部件和漏极部件包括凹陷一个或多个鳍的每一个的一部分；以及在一个或多个鳍的每一个的凹陷部分上取向附生(外延)地生长半导体材料。其中，形成应变材料包括旋涂工艺，并且工艺温度小于半导体器件的工作温度。其中，形成应变材料包括旋涂工艺，并且工艺温度大于半导体器件的工作温度。其中，形成应变材料包括沉积金属材料，金属材料具有小于功函金属的热膨胀系数(CTE)的 CTE。其中，形成应变材料包括沉积电介质材料，电介质材料具有大于功函金属的热膨胀系数(CTE)的CTE。其中，形成应变材料包括沉积具有小于功函金属的热膨胀系数(CTE)且不同于信号金属的CTE的CTE的材料。
当阅读附图时，从以下详细描述中更好地理解本公开。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制并且只是为了示意的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。图1是根据本公开各个方面的制造半导体器件的方法的流程图。图2至图9示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面侧视图。图10示出了图2至图9的半导体器件的一个实施例的透视图。图11示出了图2至图9的半导体器件的一个实施例以及应力方向的部分透视图。图12示出了图2至图9的半导体器件的一个实施例以及应力方向的部分透视图。
具体实施例方式以下公开提供了用于实施本发明不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅是实例，而不用于限制的目的。例如，以下描述中第一部件形成在第二部件上或之上可包括第一和第二部件被形成为直接接触的实施例，并且还包括可以在第一和第二部件之间形成附加部件使得第一和第二部件没有直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，而不是表示所讨论的各个实施例和/或结构之间的关系。此外，本文描述的部件可以以与本文所示示例性实施例不同的方式进行配置、组合或构造，而不背离本公开的范围。应该理解，本领域的技术人员能够想出各种对本发明的原理具体化的等价物，尽管这里没有 明确描述。可受益于本发明一个或多个实施例的器件的实例为半导体器件。例如，这种器件为鳍状场效应晶体管(FinFET)。例如，FinFET器件可以为P型金属氧化物半导体(PMOS)FinFET器件、N型金属氧化物半导体(NMOS)FinFET器件。以下公开将继续FinFET实例来示出本发明的各个实施例。然而，应该理解，本发明不应限于器件的具体类型，除非另有指定。参照图1和图2至图10，以下统一描述方法100和半导体器件200。图1是根据本公开各个方面的用于制造集成电路器件/半导体器件的方法100的流程图。在本实施例中，方法100用于制造包括鳍状场效应晶体管(FinFET)器件的半导体器件。方法100开始于块102，提供衬底。在块104中，在衬底的上方形成鳍结构。鳍结构包括每一个都具有第一和第二侧壁的一个或多个鳍。鳍结构的形成可包括图案化掩模层并使用掩模层蚀刻半导体衬底。在块106中，绝缘材料被沉积在鳍结构的上方。绝缘材料可以被沉积使其覆盖鳍结构。可以执行平面化工艺，使得绝缘材料的顶面被平面化，露出鳍结构的顶部。该方法继续到块108，在绝缘材料上执行蚀刻工艺。蚀刻工艺包括深蚀刻(etch back)绝缘材料，使得鳍结构的侧壁被露出。在块110中，介电层和功函金属形成在鳍结构的上方。方法100继续到块112，在功函金属的上方形成应变材料，并在应变材料上执行深蚀刻工艺。深蚀刻可包括深蚀刻鳍结构的相邻鳍之间的应变材料以露出鳍结构的侧壁。在块114中，在功函金属和应变材料的上方形成信号金属。方法100继续到块116，完成集成电路器件的制造。可以在方法100之后、期间和之后提供附加步骤，并且对于方法的其他实施例来说，可以替换或消除所描述的一些步骤。以下讨论示出了可根据图1的方法100制造的集成电路器件的各个实施例。图2至图9示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面图。此外，图10示出了图2至图9的半导体器件的一个实施例的透视图。FinFET器件包括任何基于鳍的多栅极晶体管。FinFET器件200可以包括在微处理器、存储单元、和/或其他集成电路器件中，为了清楚简化了图2至图10以更好地理解本公开的发明概念。可以在FinFET器件200中添加附加部件，并且在半导体器件200的其他实施例中可以替换或消除以下所描述的一些部件。参照图2，FinFET器件200包括衬底(例如，晶片)210。衬底210为体硅衬底。可选地，衬底210包括基本半导体，诸如晶体结构的硅或锗；化合物半导体，诸如锗化硅、碳化硅、砷化镓、磷化稼、磷化铟、砷化铟和/或锑化铟；或者它们的组合。可选地，衬底210包括绝缘体上硅(SOI)衬底。SOI衬底可以使用氧注入分离(SMOX)、晶片接合、和/或其他适当方法制造。衬底210可包括各种掺杂区域和其他适当部件。进一步参照图2，衬底210上方形成的是介电层212。介电层212通过任何适当的工艺形成为任何适当的厚 度。在本实施例中，介电层212包括氧化硅，并通过CVD或热氧化工艺形成。热氧化工艺可以为干式或湿式工艺。在各种实例中，氧化硅可以通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他适当方法、和/或它们的组合来形成。例如，CVD工艺可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二 (叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物。介电层212上方形成的是掩模层214。在本实施例中，掩模层214包括氮化娃并通过CVD工艺形成。掩模层214可以为阻止/硬掩模层。掩模层214通过任何适当的工艺形成为任何适当的厚度。掩模层214可包括诸如氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、其他适当的材料、或它们的组合的材料。在各个实例中，氮化硅可以通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、其他适当方法、和/或它们的组合来形成。例如，CVD工艺可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物。掩模层214上方形成的是光刻胶层216。光刻胶层216通过任何适当的工艺形成为任何适当的厚度。参照图3，通过诸如光刻和蚀刻工艺的任何适当的工艺形成鳍结构218 (包括多个鳍218a、218b、和218c，每一个都具有第一和第二侧壁)。在本实施例中，例如，鳍结构218通过将光刻胶层216暴露给图案，执行曝光后烘焙工艺，以及显影光刻胶层216以形成包括光刻胶层216和掩模层214的掩膜元件来形成。光刻胶层216图案化可以包括光刻胶涂覆、软烘焙、掩模对准、曝光图案、曝光后烘焙、显影光刻胶、和硬烘焙的处理步骤。图案化还可以通过其他适当的方法来实施或替换，诸如无掩模光刻、电子束写入、离子束写入、和分子压印。然后，遮蔽元件(包括光刻胶层216和掩模层214)可以在蚀刻工艺中用于将鳍结构218蚀刻到衬底210中。蚀刻工艺使用图案化的掩模层214以限定将被蚀刻的区域并保护FinFET器件200的其他区域。蚀刻工艺可包括湿蚀刻工艺、干蚀刻工艺、或它们的组合。鳍结构218可以通过使用反应离子蚀刻(RIE)和/或其他适当工艺的蚀刻工艺形成。在一个实例中，氢氟酸(HF)或稀释HF可用于蚀刻介电层212以根据由掩模层214限定的图案来曝光衬底210。在一个实例中，用于蚀刻衬底210的干蚀刻工艺包括化学物(其包括含氟气体)。在又一实例中，干蚀刻的化学物包括CF4、SF6、或NF3。可选地，鳍结构218通过双图案化光刻(DPL)工艺来形成。DPL是通过将图案划分为两个交错图案来在衬底上构造图案的方法。DPL使得增强了部件(例如，鳍)密度。可使用包括双重曝光(例如，使用两个掩模集合)的各种DPL方法。参照图4，衬底210的上方(和鳍结构218的上方)沉积的是绝缘材料220。沉积绝缘材料220，使得绝缘材料220环绕鳍结构218的每个鳍218a、218b和218c并将它们与其他鳍隔离。绝缘材料220可包括诸如氧化硅、氮化硅、氮氧化硅、低k材料、气隙、其他适当材料或它们的组合的绝缘材料。在本实施例中，绝缘材料220包括氧化硅。氧化硅可通过CVD工艺来沉积。在各个实例中，氧化硅可通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他适当方法、和/或它们的组合来形成。可选地，氧化硅可通过高纵横比工艺(HARP)来形成。在各个实施例中，可以生长任选的热氧化物沟槽衬垫以改善沟槽界面。例如，CVD工艺可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物。绝缘材料220可具有多层结构，例如，具有形成在衬垫上方的氮化硅的热氧化物衬垫。参照图5，对FinFET器件200上执行平面化工艺。在一个实施例中，平面化工艺包括应用于FinFET器件200的化·学机械抛光(CMP)工艺，以去除绝缘材料220的过量部分。可以执行平面化工艺，使得介电层212被去除，由此露出鳍结构218的顶部。参照图6，蚀刻工艺用于深蚀刻FinFET器件200的中心区域中的过量绝缘材料220，由此露出鳍结构218的每个鳍的第一和第二侧壁的部分。蚀刻工艺可包括湿蚀刻、干蚀刻、或它们的组合。在一个实例中，干蚀刻工艺可包括形成光刻胶层，图案化光刻胶层，蚀刻绝缘材料220，以及去除光刻胶层。在又一实例中，用于蚀刻隔离材料的干蚀刻工艺可包括化学物(其包括含氟气体)。在又一实例中，干蚀刻的化学物包括CF4、SF6或NF3。参照图7，FinFET器件200包括介电层222。介电层222形成在鳍结构218的中心部分上并横跨鳍结构218的每个鳍218a、218b和218c。在一些实施例中，介电层222可包括氧化硅、氮化硅、氮氧化硅、或高k电介质。高k电介质包括特定的金属氧化物。用于高k 电介质的金属氧化物的实例包括 L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu和它们的混合物的氧化物。在本实施例中，介电层222为包括HfOx的高k介电层。介电层222可使用适当的工艺来形成，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化、或它们的组合。介电层222可进一步包括界面层(未示出)以减小介电层222和衬底210之间的损伤。界面层可包括氧化硅。仍然参照图7，FinFET器件200还包括功函金属224，其形成在介电层222上并横跨鳍结构218的每个鳍218a、218b和218c。功函金属224可通过任何适当的工艺形成为任何适当的厚度。功函金属224包括诸如Al、Cu、T1、Ta、W、Mo、TaN, NiSi, CoSi, TiN,WN、TiAl, TiAlN, TaCN, TaC, TaSiN、其他导电金属或它们的组合的金属。功函金属224通过任何适当的沉积工艺来形成。例如，沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、大气压CVD(APCVD)、喷镀、其他适当方法或它们的组合。继续参照图7，FinFET器件200包括形成在功函金属224上方的应变材料226。可形成应变材料226，使其夹置在FinFET器件200的鳍结构218的每个鳍218a、218b和218c之间的区域之间并基本上填满鳍结构218的每个鳍218a、218b和218c之间的区域。选择应变材料226，使其具有与功函金属224不同的热膨胀系数(CTE)。此外，可以选择应变材料226，使其具有不同于随后形成的信号金属(参见图9，标为228)的CTE。应变材料226的CTE可以小于或大于信号金属的CTE。应变材料226可包括电介质材料或金属材料。例如，应变材料226可包括诸如聚酰亚胺(PI)、气隙、金属(诸如硅化钛(TiSi))的电介质或者任何其他适当的电介质或金属材料。如以下所讨论的，选择应变材料226使其在沟道区域的电流流动方向上引起压缩应变或拉伸应变。应变材料226通过任何适当的工艺来形成。在本实施例中，应变材料226通过旋涂工艺来形成。可选地，应变材料226通过包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、大气压CVD (APCVD)、喷镀、其他适当方法、或它们的组合的工艺来形成。用于形成应变材料226的工艺可包括利用任何适当的工艺温度(Tp)，使得在工作温度(To)经历应变材料226和功函金属224之间的体积膨胀差。在本实施例中，工艺温度(Tp)包括低于FinFET器件200的工作温度(To)的温度。可选地，工艺温度(Tp)包括大于FinFET器件200的工作温度(To)的温度。工艺温度(Tp)可以为通过其他工艺利用的温度或者不被其他工艺利用的温度。例如，形成功函金属224的工艺可以利用也可以不利用工艺温度(Tp)。工艺是否利用工艺温度(Tp)取决于FinFET器件200的设计要求和预期应变特性。应该理解，形成FinFET器件200的其他结构/层的工艺可以利用大于工艺温度(Tp)的温度。如进一步理解的，形成FinFET器件200的其他结构/层的工艺可以利用小于工艺温度(Tp)的温度。在本实施例中，例如，形成应变材料226的工艺使用大约为室温(例如，大约20至30摄氏度)的工艺温度(Tp)。此外，形成功函金属224的工艺利用基本上与工艺温度(Tp)相同的温度。在工作期间，在大约为室温的初始工作温度(To)处(例如，当FinFET器件被初始导通时)，应变材料226将在沟道区域中引起大约为零的应力，因为功函金属224和应变材料226之间的体积膨胀差大约为零。在最终的工作温度(To)处(例如，当FinFET器件200通电一段时间时)，经历功函金属224和应变材料226之间的体积膨胀差。体积膨胀差使得应变材料226在鳍结构218的鳍218a、218b和218c的沟道区域中引起应力。功函金属224和应变材料226之间的体积膨胀差为每种材料的CTE的函数。体积膨胀差可以为正(即，随着工作温度(To)增加，应变材料226比功函金属224膨胀更多)。可选地，体积膨胀差可以为负(即，随着工作温度(To)增加，应变材料226比功函金属224膨胀得少)。因此，在任何工作温度(To)处由应变材料226在沟道区域中引起的应力是工艺温度(Tp)、功函金属224的CTE、和应变材料226的CTE的函数。在可选实施例中，工艺温度(Tp) 包括大于FinFET器件200的工作温度(To)的温度。在这种实施例中，例如，形成应变材料226的工艺使用大约400摄氏度的工艺温度(Tp)。在大约为室温的初始工作温度(To)处(例如，当FinFET器件被初始导通时)，应变材料226将在沟道区域中引起最大应力，因为功函金属224和应变材料226之间的体积膨胀差最大。在最初工作温度(To)处(例如，当FinFET器件200通电一段时间时)，功函金属224和应变材料226之间的体积膨胀差将变得小于最大值。随着工作温度(To)接近大约为400摄氏度的工艺温度(Tp)，体积膨胀差接近零，并且由应变材料引起的应力接近零。体积膨胀差使得应变材料226在鳍结构218的鳍218a、218b和218c的沟道区域中引起应力。因此，在任何工作温度(To)处由应变材料226在沟道区域中引起的应力为工艺温度(Tp)、功函金属224的CTE和应变材料226的CTE的函数。参照图8，应变材料226在鳍结构218的每个鳍218a、218b、和218c之间的区域内凹陷。在本实施例中，例如，通过蚀刻工艺执行应变材料226的凹陷。蚀刻工艺可包括湿蚀刻或干蚀刻工艺或者它们的组合。在一个实例中，用于蚀刻应变材料226的干蚀刻工艺可包括化学物(其包括含氟气体)。在又一实例中，干蚀刻的化学物包括CF4、SF6、NF3、或适用于应变材料226的任何适当的化学物。湿蚀刻工艺可包括包含HCl、HF的化学物或者适合于应变材料226的任何适当的化学物。参照图9，功函金属224和应变材料226上方形成的是信号金属228。信号金属228横跨鳍结构218的每个鳍218a、218b和218c，并分离FinFET器件200的源极和漏极(S/D)区域。对于鳍结构218的每个鳍218a、218b、和218c，S/D区域在它们之间限定沟道区域。信号金属228包括任何适当的导电材料。例如，信号金属228包括Al、Cu、Mo、其他导电材料或者它们的组合。信号金属228可包括多种其他层，例如，覆盖层、界面层、扩散层、阻挡层、或它们的组合。硬掩模层可形成在信号金属228的上方。硬掩模层可包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他适当的材料、或者它们的组合。
信号金属228通过适当的工艺来形成，包括沉积、光刻图案化、和蚀刻工艺。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、大气压CVD (APCVD)、喷镀、其他适当方法或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当工艺或者它们的组合。可选地，光刻曝光工艺通过其他方法来实施或替换，诸如无掩模光刻、电子束写入和离子束写入。在又一可选实施例中，光刻图案化工艺可以实施纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻方法。图10示出了图2至图9的半导体器件的一个实施例的透视图。参照图10，FinFET器件200包括衬底210、鳍结构218 (包括多个鳍218a、218b和218c)、绝缘材料226、介电层222、功函金属224、应变材料226、和信号金属228。此外，FinFET器件200还包括形成在鳍结构218的S/D区域232中的源极和漏极(S/D)部件230。对于鳍结构218的每个鳍218a、218b和218c，S/D区域232在它们之间限定沟道区域。形成S/D部件230可包括凹陷一个或多个鳍218a、218b和218c的每一个的一部分，以及在一个或多个鳍218a、218b和218c的每一个的凹陷部分上取向附生(外延)地生长半导体材料。S/D部件230可通过向半导体材料添加杂质或者通过离子注入工艺来掺杂。例如，S/D区域232可掺杂有磷。掺杂的S/D区域232可具有梯度掺杂轮廓。在形成S/D部件232之前或之后，可以执行注入、扩散、和/或退火工艺来在FinFET器件200的S/D区域232中形成重掺杂S/D (HDD)部件，如果FinFET器件200为PMOS器件，则其为p型，或者如果FinFET器件200为NMOS器件，则其为η型。图11示出了图2至图9的半导体器件的一个实施例以及应力方向的部分透视图。参照图11，FinFET器件200为PMOS器件。在所示实施例中，在工作期间，当功函金属224的CTE大于应变材料226的CTE时，PMOSFinFET器件200经历增强的载流子迁移率。例如，功函金属224包括TiN(其具有大约为9. 35x10^的平均CTE)，而应变材料226包括TiSi (其具有大约为5. 28x10^的平均CTE)。随着工作期间PMOS FinFET器件200的工作温度(To)的增加，应变材料226体积膨胀变得小于功函金属224的体积膨胀，从而在Szz<110>方向上引入拉伸应力，而在PMOSFinFET器件200的电流流动Sxx〈110>方向上引起压缩应力。在这种实施例中，执行形成应变材料226的工艺，使得应变材料226在大约为室温的工作温度(To)处在Szz〈110>方向的沟道区域中引入大约为零的应力。应该理解，PMOS FinFET器件200的沟道区域中的应力可以通过调节应变材料226形成工艺(包括工艺温度(Tp))以及通过选择用于具有不同CTE特性的功函金属224和应变材料226的材料的不同组合来调整，从而调节工作温度(To)处功函金属224和应变材料226的体积膨胀差。图12示出了图2至图9的半导体器件的一个实施例以及应力方向的部分透视图，参照图12，FinFET器件200为NMOS器件。在所示实施例中，当功函金属224的CTE小于应变材料226的CTE时，NMOS FinFET器件200经历增强的载流子迁移率。例如，功函金属224包括TiAl (其具有大约为12. 3x1 Ο^Γ1的平均CTE)，而应变材料226包括PI (其具有大约为ΘΙχΙ ^Γ1的平均CTE)，并且可进一步包括气隙。随着工作期间NMOSFinFET器件200的工作温度(To)的增加，应变材料226体积膨胀变得大于功函金属224的体积膨胀，从而在Szz〈110>方向上引入压缩应力，而在NMOS FinFET器件200的电流流动Sxx〈110>方向上引入拉伸应力。在这种实施例中，执行形成应变材料226的工艺，使得应变材料226在大约为室温的工作温度(To)处在Szz〈110>方向的沟道区域中引入大约为零的应力。应该理解，NMOS FinFET器件200的沟道区域中的应力可以通过调节应变材料226形成工艺(包括工艺温度(Tp))以及通过选择用于具有不同CTE特性的功函金属224和应变材料226的材料的不同组合来调整，从而调节工作温度(To)处功函金属224和应变材料226的体积膨胀差。方法100和FinFET器件200的优点在于，应变材料226在FinFET器件200的电流流动方向上引入压缩或拉伸应力中的一种。当与传统的FinFET器件相比时，引入的压缩/拉伸应力导致FinFET器件200的沟道区域的增加/更高的应变，从而提高了 FinFET器件200的载流子迁移率。此外，用于实现本文所述应变结构的所公开方法容易在当前处理中实施。不同的实施例可具有不同的优点，并且对于任何实施例不要求特定的优点。
FinFET器件200可包括可通过后续处理形成的附加部件。例如，各种接触/通孔/线和多层互连部件(例如，金属层和层间电介质)可以形成在衬底210的上方，被配置为连接FinFET器件200的各种部件或结构。附加部件可以提供针对FinFET器件200的电互连。例如，多层互连包括诸如传统通孔或接触的垂直互连以及诸如金属线的水平互连。各种互连部件可以实施各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，镶嵌和/或双镶嵌被用于形成与铜相关的多层互连结构。
因此，提供了一种半导体器件。示例性半导体器件包括衬底，其包括设置在衬底上方的鳍结构。鳍结构包括一个或多个鳍。半导体器件还包括绝缘材料，设置在一个或多个鳍的每一个之间的区域中的衬底上。半导体器件还包括介电层，其横跨一个或多个鳍的每一个并在一个或多个鳍的每一个之间的区域中的绝缘材料上。此外，半导体器件还包括功函金属，其横跨一个或多个鳍的每一个并在一个或多个鳍的每一个之间的区域中的介电层上。半导体器件还包括应变材料，其设置在一个或多个鳍的每一个之间的区域中的功函金属上。此外，半导体器件包括信号金属，其形成在功函金属和应变材料的上方，并横跨一个或多个鳍的每一个。在一些实施例中，应变材料具有不同于功函金属的热膨胀系数(CTE)和信号金属的CTE的CTE。信号金属分离半导体器件的源极和漏极区域。源极和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域。在特定实施例中，对于一个或多个鳍的每一个，应变材料在沟道区域的电流流动方向上引入压缩应力。在各个实施例中,对于一个或多个鳍的每一个，应变材料在沟道区域的电流流动方向上引入拉伸应力。在特定实施例中，从由体硅和绝缘体上硅(SOI)组成的组中选择衬底。在又一些实施例中，半导体器件为P型金属氧化物半导体(PMOS)鳍状场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍状场效应晶体管(FinFET)器件中的一种，并且半导体器件包括在集成电路器件中。在一些实施例中，从由电介质材料和金属材料组成的组中选择应变材料。在又一些实施例中，从由聚酰亚胺(PD、气隙和硅化钛(TiSi)组成的组中选择应变材料，以及在由氮化钛(TiN)和铝化钛(TiAl)组成的组中选择功函金属。还公开了半导体器件的可选实施例。示例性半导体器件包括衬底。半导体器件还包括鳍结构，其包括设置在衬底之上的一个或多个鳍的鳍结构。半导体器件还包括介电层，其设置在鳍结构的中心部分上并横跨一个或多个鳍的每一个。半导体器件还包括功函金属，其设置在介电层上并横跨一个或多个鳍的每一个。半导体器件还包括应变材料，设置在功函金属层上并夹置在一个或多个鳍的每一个之间。半导体器件还包括信号金属，其设置在功函金属和应变材料上，并横跨一个或多个鳍的每一个。在一些实 施例中，信号金属分离半导体器件的源极和漏极区域，源极和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域。应变材料在鳍结构的一个或多个鳍的至少一个鳍的沟道区域的电流流动方向上引入压缩应力。应变材料具有不同于功函金属的热膨胀系数(CTE)和信号金属的CTE的CTE。在各个实施例中，信号金属分离半导体器件的源极和漏极区域，源极和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域。应变材料在鳍结构的一个或多个鳍的至少一个鳍的沟道区域的电流电流方向上引入拉伸应力。应变材料具有大于功函金属的热膨胀系数(CTE)且不同于信号金属的CTE的CTE。在特定实施例中，半导体器件为P型金属氧化物半导体(PMOS)鳍状场效应晶体管(FinFET)器件。在其他实施例中，半导体器件为N型金属氧化物半导体(NMOS)鳍状场效应晶体管(FinFET)器件。还提供了一种方法。该方法包括提供衬底；以及在衬底上方形成包括一个或多个鳍的鳍结构，一个或多个鳍的每一个都包括第一和第二侧壁。该方法还包括在衬底和鳍结构上沉积绝缘材料。绝缘材料充分填满一个或多个鳍的每一个之间的区域。该方法还包括从一个或多个鳍的每一个之间的区域中去除绝缘材料的一部分，使得一个或多个鳍的每一个的第一和第二侧壁的一部分被露出。该方法还包括在一个或多个鳍的每一个的中心部分的上方形成介电层。该方法还包括形成功函金属，其在介电层的上方并设置在一个或多个鳍的每一个之间的区域中。该方法还包括在功函金属上形成应变材料。应变材料设置在一个或多个鳍的每一个之间的区域中。该方法还包括深蚀刻一个或多个鳍的每一个之间的区域中的应变材料。在一些实施例中，该方法还包括在功函金属和深蚀刻的应变材料的上方形成信号金属。信号金属横跨一个或多个鳍的每一个并分离半导体器件的源极和漏极区域。源极和漏极区域在它们之间限定用于一个或多个鳍的每一个的沟道区域。该方法还包括在源极和漏极区域中形成源极和漏极部件。形成源极和漏极部件包括凹陷一个或多个鳍的每一个的一部分；以及在一个或多个鳍的每一个的凹陷部分上取向附生(外延)地生长半导体材料。在一些实施例中，形成应变材料包括旋涂工艺，并且工艺温度小于半导体器件的工作温度。在特定实施例中，形成应变材料包括旋涂工艺，并且工艺温度大于半导体器件的工作温度。在又一些实施例中，形成应变材料包括沉积金属材料，其具有小于功函金属的热膨胀系数(CTE)的CTE。在一些实施例中，形成应变材料包括沉积金属材料，其具有大于功函金属的热膨胀系数(CTE)的CTE。在又一些实施例中，形成应变材料包括沉积具有小于功函金属的热膨胀系数(CTE)且不同于信号金属的CTE的CTE的材料。前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该意识到，他们可以容易地将本公开用作用于设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且他们可以进行各种改变、替换和 修改而不背离本公开的精神和范围。
权利要求
1.一种半导体器件,包括 衬底，包括设置在所述衬底上方的鳍结构，所述鳍结构包括一个或多个鳍； 绝缘材料，设置在所述衬底上，并形成在所述ー个或多个鳍的每ー个之间的区域中；介电层，横跨所述ー个或多个鳍的每ー个并形成在所述ー个或多个鳍的每ー个之间的区域中的绝缘材料上； 功函金属，横跨所述ー个或多个鳍的每ー个并形成在所述ー个或多个鳍的每ー个之间的区域中的所述介电层上； 应变材料，设置在所述ー个或多个鳍的每ー个之间的区域中的所述功函金属上；以及 信号金属，横跨所述ー个或多个鳍的每ー个并形成在所述功函金属和所述应变材料上。
2.根据权利要求1所述的半导体器件，其中，所述应变材料具有不同于所述功函金属的热膨胀系数(CTE)和所述信号金属的CTE的CTE，以及 其中，所述信号金属分离所述半导体器件的源极区域和漏极区域，所述源极区域和所述漏极区域在它们之间限定用于所述一个或多个鳍的每ー个的沟道区域。
3.根据权利要求2所述的半导体器件，其中，对于所述ー个或多个鳍的每ー个，所述应变材料在所述沟道区域的电流流动方向上引入压缩应力。
4.根据权利要求2所述的半导体器件，其中，对于所述ー个或多个鳍的每ー个，所述应变材料在所述沟道区域的电流流动方向上引入拉伸应力。
5.根据权利要求1所述的半导体器件，其中，所述半导体器件为P型金属氧化物半导体(PMOS)鳍状场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍状场效应晶体管(FinFET)器件中的ー种，以及其中，所述半导体器件包括在集成电路器件中。
6.根据权利要求1所述的半导体器件,其中，从由电介质材料和金属材料组成的组中选择所述应变材料。
7.根据权利要求1所述的半导体器件，其中，所述应变材料包括硅化钛(TiSi)，以及所述功函金属包括氮化钛(TiN)。
8.根据权利要求1所述的半导体器件，其中，所述应变材料包括聚酰亚胺(PI)，以及所述功函金属包括铝化钛(TiAl)。
9.一种半导体器件，包括 衬底； 鳍结构，包括设置在所述衬底之上的一个或多个鳍的鳍结构； 介电层，设置在所述鳍结构的中心部分上并横跨所述ー个或多个鳍的每一个； 功函金属，设置在所述介电层上并横所述跨ー个或多个鳍的每一个； 应变材料，设置在所述功函金属层上并夹置在所述ー个或多个鳍的每ー个之间；以及 信号金属，设置在所述功函金属和所述应变材料上，并横跨所述ー个或多个鳍的每ー个。
10.一种用于制造半导体器件的方法，包括 提供衬底； 在所述衬底上方形成包括一个或多个鳍的鳍结构，所述ー个或多个鳍的姆ー个都包括第一侧壁和第二侧壁；在所述衬底和所述鳍结构上沉积绝缘材料，所述绝缘材料充分填满所述ー个或多个鳍的每ー个之间的区域； 从所述一个或多个鳍的每ー个之间的区域中去除所述绝缘材料的一部分，使得所述ー个或多个鳍的每ー个的第一侧壁和第二侧壁的一部分被露出； 在所述ー个或多个鳍的每ー个的中心部分的上方形成介电层；形成功函金属，所述功函金属在所述介电层的上方并设置在所述ー个或多个鳍的每ー个之间的区域中； 在所述功函金属上形成应变材料，所述应变材料设置在所述ー个或多个鳍的每ー个之间的区域中；以及 深蚀刻所述ー个或多个鳍的每ー个之间的区域中的所述应变材料。
全文摘要
公开了半导体器件以及制造半导体器件的方法，涉及FinFET器件及其制造方法。示例性半导体器件包括衬底，其包括设置在衬底上方的鳍结构，鳍结构包括一个或多个鳍。半导体器件还包括介电层，设置在鳍结构的中心部分上，并横跨一个或多个鳍的每一个。半导体器件还包括功函金属，设置在介电层上兵横跨一个或多个鳍的每一个。半导体器件还包括应变材料，设置在功函金属上并夹置在一个或多个鳍的每一个之间。半导体器件包括信号金属，设置在功函金属和应变材料的上方，并横跨一个或多个鳍的每一个。
文档编号H01L21/336GK103050530SQ20121007171
公开日2013年4月17日 申请日期2012年3月16日 优先权日2011年10月13日
发明者刘继文, 王昭雄 申请人:台湾积体电路制造股份有限公司