集成电路电容器及其制造方法
【专利摘要】本发明公开了一种集成电路电容器及其制造方法，该电容器包括一系列的山脊与沟道及一互连区域于该集成电路衬底之上，该系列的山脊与沟道及该互连区域具有一电容器基础表面，此电性导体自该互连区域电性连接该电极层以存取该电容器构件的该电极层。
【专利说明】集成电路电容器及其制造方法
【技术领域】
[0001 ] 本发明是关于一种电容器技术，特别是关于一种使用于集成电路中的电容器及其制造方法。
【背景技术】
[0002]电容器是一种在两个电极中间夹有一层绝缘材料的电子装置。当这两个电极之间存在有电压差时，会在这两个电极之间产生电场因此可以储存电能。在一给定电压通过这两个电极时，此电容器中所能储存的电能通常称为其电容值。电极通常是不同形状、轮廓和尺寸的平板。电容值通常是与此介电层的介电常数K相关，且正比于相对电极的面积而与电极间的距离成反比。将两个或以上的电容器并联其整体电容值是个别电容值的总合。而将两个或以上的电容器串联其整体电容值将会小于任何一个的个别电容值。串联的电容器通常是使用于高电压的情况下因为高电压会由这些电容器加以分割。于集成电路之外提供许多不同尺寸的电容器通常不会是一个问题，但是传统的集成电路因为其尺寸的限制仅能提供相对较小的电容器。举例而言，可参阅美国专利第5497016号。
【发明内容】
[0003]一种电容器的范例包括一系列的山脊与沟道，一互连区域，一弯曲叠层平板电容器构件，以及一电性连接器。此系列的山脊与沟道及一互连区域于一衬底之上，该系列的山脊与沟道及该互连区域具有一电容器基础表面，其具有一弯曲的剖面轮廓于该系列的山脊与沟道。此弯曲叠层平板电容器构件，包含至少两个电性导电电极层及介电层分隔该电极层，在该电容器基础表面处产生一个或多个电容器的一叠层。此电性连接器自该互连区域电性连接该电极层以存取该电容器构件的该电极层。此电容器的某些范例可以包括以下的一个或多个技术特征:该电容器基础表面是电性导电的且构成一电极层。该互连区域是与该系列的山脊与沟道分离。该互连区域是在该山脊或沟道至少一者之中。该电性导体通过该互连区域中的垂直介层孔，该垂直介层孔于该电极层的接触垫上方，该电性导体与该接触垫电性连接。每一个该电性导体是与该电极层的一接触垫电性连接，与该电性导体电性连接的该接触垫是透过安排成阶梯状电性连接。该系列的该山脊是位于该衬底上方且延伸远离该衬底。该系列的该山脊是位于该衬底的一沟道内。
[0004]一种形成一电容器的方法的范例可以利用以下的方式进行:形成一系列的山脊于一衬底之上，该系列的山脊由沟道所分隔。也形成一互连区域于该衬底上靠近及该系列的山脊与沟道。该系列的山脊与沟道和互连区域具有一电容器基础表面。该山脊形成步骤的进行使得该电容器基础表面具有凸出及下凹结构以定义一弯曲的剖面轮廓。形成交错的电性导电电极层及介电层分隔该电极层于该电容器基础表面以产生至少两个弯曲平板电容器的一叠层。在该互连区域电性连接该电极层与该电性导体以存取该电极层。此形成一电容器的方法的某些范例可以包括以下的一个或多个技术特征:该山脊形成步骤包含形成该系列的介电山脊于该衬底上的一沟道内。该电性连接步骤包括:自该互连区域的一部分除去材料，该材料包覆该电极层的接触垫；沉积一介电材料于该互连区域的该部分；形成介层孔通过该互连区域而至该接触垫；以及在该介层孔中形成电性导体且将该电性导体与该接触垫电性耦接。该电性连接步骤也包括产生该接触垫的一阶梯安排至与该电性导体的电性连接处。该电性连接步骤包括使用一组N个刻蚀掩模以产生最多达2N阶层的接触垫于该互连区域，每一个掩模包括掩模与刻蚀区域，N是至少为2的整数，X是该掩模自X = O开始的序列数目，使得一掩模X = O、另一掩模X= I直到X = η-l ;使用该掩模以一事先选取的顺序刻蚀该互连区域N次以产生接触开口延伸至每一电极层；该刻蚀步骤包含对序列X的每个掩模刻蚀通过2N个电极层。每个刻蚀掩模交互覆盖2X掩模区域及裸露2X刻蚀区域使得x = 0光刻胶掩模交互覆盖2°接触垫及裸露2°接触垫，X = I光刻胶掩模交互覆盖21接触垫及裸露21接触垫，且X = 2光刻胶掩模交互覆盖22接触垫及裸露22接触垫。该交错的电性导电电极层及介电层形成步骤形成至少四个弯曲平板电容器的一叠层。该介电山脊形成步骤的进行使得该山脊具有山脊高度、山脊宽度和沟道宽度。该介电山脊形成步骤的进行使得该山脊高度的平均值与该山脊宽度的平均值之一比值是在3?20的范围。
[0005]本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述。
【专利附图】
【附图说明】
[0006]本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述，其中:
[0007]图1显示根据本发明一范例实施例的集成电路电容器。
[0008]图2显是图1所示的集成电路电容器中介电山脊自衬底向外延伸的三维立体示意图。
[0009]图3显示图2的结构于顺形沉积电极层于介电山脊的上墙表面及侧壁表面及裸露的衬底表面之上后的剖面图。
[0010]图4显示图3的结构于顺形沉积介电层于电极层之上后的剖面图。
[0011]图5显示图4的结构于沉积四层电极层与四层介电层而产生两个弯曲的平板电容器叠层后的剖面图。
[0012]图6至图9显示一系列产生电性导体于一互连区域且与电极层延伸接触的工艺剖面图，例如是图5中的范例所示，以提供此弯曲平板电容器的电性存取路径。
[0013]图10显示并联的电容器的示意图，以提供具有较大电容的电容器。
[0014]图11显示串联的电容器的示意图。
[0015]图12和图12A显示一范例中的两个电容器是并联的而另两个电容器是分离的。
[0016]图13显示两个接地的电性导体以作为相邻电容器间的屏障的示意图。
[0017]图14显示一个主要电路与一个单一相对大的集成电路电容器芯片嵌入于一多层芯片的简要示意图。
[0018]图15显示一个芯片外设计的简要示意图，其是将主要电路与一个相对大的集成电路电容器芯片安置于一共同衬底上。
[0019]图16显不一个主要电路与多个相对较小的集成电路电容器芯片嵌入于一多层芯片的简要示意图。[0020]图17显示一个将主要电路嵌入于一个主要多层芯片且多重、较小的集成电路电容器芯片安置于此主要多层芯片上的简要示意图。
[0021]图18建议于测试后，单独的弯曲平板电容器可以被测试，且假如需要的话一个异常的弯曲平板电容器可以重新标示其真正的电容值。
[0022]图19和图20建议于发现瑕疵电容器后，在一个或多个集成电路电容器之外使用一备援集成电路电容器芯片来取代此瑕疵电容器。
[0023]图21建议于在集成电路电容器芯片区域中产生多个集成电路电容器以减少瑕疵电容器的影响。
[0024]【主要元件符号说明】
[0025]10 集成电路电容器
[0026]IOa集成电路电容器芯片
[0027]IOb备援集成电路电容器
[0028]12 衬底
[0029]14 衬底表面
[0030]15 沟道
[0031]16 山脊
[0032]17 叠层
[0033]18 弯曲的平板电容器18
[0034]20 电极层
[0035]22 介电层
[0036]24 填充层
[0037]25 上墙表面
[0038]27 侧壁表面
[0039]28 第一方向
[0040]30 山脊宽度
[0041]32 山脊高度
[0042]34 第二方向
[0043]36 山脊长度
[0044]38 第三方向
[0045]39 叠层厚度
[0046]40 电极层延伸
[0047]42 介电层延伸
[0048]44 互连区域
[0049]46 电性导体
[0050]50 第一光刻胶掩模
[0051]51 主要电路
[0052]52 主要芯片
[0053]54 第二光刻胶掩模
[0054]58 第三光刻胶掩模[0055]60 阶梯状打线垫
[0056]62 介电势垒层
【具体实施方式】
[0057]本发明的某些实施例，会在下列实施方式的章节中搭配图式被描述，其中仅显示某些而并非全部的实施例。然而，本发明不同的实施例可以具有不同的型态且不应视为限制本发明；而是这些实施例的提供是为使本说明书的揭露满足专利法的要求。本领域技术人士可以理解在本发明所揭露的精神下可以有许多变化的实施方式。而不同实施例中的类似元件则通常使用类似的参考标号。
[0058]业界已熟知电容器在电子电路中是非常有用的，但是将其用在半导体中会是十分昂贵且难以制造的。电容器可以用来帮助减少电压的变动且可以用来帮助于例如是静态随机存取存储器、动态随机存取存储器、闪存等存储器中储存数据，可以是在正常的操作中或是不预期的断电情况下使用。虽然目前已可以在系统阶级中提供如此的电容器，但是仍希望能够在节省系统成本、电压及可靠性等考虑因素下在半导体阶级也提供可用的电容器。
[0059]请参阅图1，其显示根据本发明一范例实施例的集成电路电容器10，此种集成电路电容器10通常是集成电路的一部分。集成电路电容器10可以提供集成电路具有低成本及高密度的电容。集成电路电容器10包括一衬底12，衬底12的上半部具有一个以山脊状延伸的衬底表面14，这些山脊16之间则由沟道15分隔。山脊16与衬底表面14通常是由相同的材料构成，其也可以是由不同的材料构成。在某些范例中，例如图1?图12中的某些范例，山脊16是形成于衬底12的上半部的沟道15内而其他的范例中山脊16是形成于衬底12的上半部的沟道15的上方。在图1的范例中，山脊16与衬底12的上半部是由相同的材料构成。为了简化起见，衬底12的上半部在此说明书中通常简称为衬底12。
[0060]将于以下描述，在其他的范例中，山脊16可以是半导体或是导体材料且与其正下方的衬底12的上半部以下的集成电路主要部分衬底具有某种程度的隔离。在如此的范例中，山脊16及衬底12的上半部可以作为电性导电电极层20。形成山脊16的方法包括以光刻为基础的刻蚀工艺以及其他技术。形成由沟道15分隔的山脊16的特定方法是根据许多不同的考虑而决定，例如所使用的材料、沟道的深度、沟道的深宽比等等因素。一种减少沟道15间的间距小于光刻工艺最小间距的方法是使用双重或是四重图案化，其某些时候称为多重图案化。通过此方式通常一个单一掩模可以用来产生一系列的并联材料线于此衬底上。之后可以使用不同的方法将并联材料线转换成多重的并联材料线。潘晓及BruceW.Smith 等人在其论文"Analysis of Higher-Order Pitch Division for Sub-32nmLithograph, Optical Microlithography XXII，Proc.0f SPIE Vol.7274，72741Y，2009年，中揭露许多不同的方法。此多重图案化方法也2010年12月29日所申请的在标题为"Multiple Patterning Method"的美国专利申请案12/981121中描述,其与本发明具有相同的 申请人:与发明人。
[0061]如图1中所示，一弯曲的平板电容器18的叠层17形成于衬底12之上且介电山脊16跟随着此弯曲的路径而具有凹面部分及凸面部分。叠层17具有第一及第二弯曲的平板电容器18，每一个弯曲平板电容器包括一组电性导电电极层20且具有介电层22将此电极层20分隔。在现实中，可以使用例如四个或八个的弯曲平板电容器18。此外可以使用例如一千个或更多的山脊16。然而，为了简化起见图中仅显示两个山脊和电容器。叠层17由介电填充层24所覆盖。
[0062]在图1?图9的范例中，山脊16和衬底12的上半部是介电材料。因为此种材料已经在业界广泛使用所以最好是使用氧化硅作为山脊16。此外，也可以使用例如是氮化硅的低介电常数材料或是其他的低介电常数材料。在某些范例中，此电容器结构使用称为一粗造表面导体使得山脊16和衬底12的上半部可以由导体构成，且因此作为电性导电电极层。通常而言，此导体可以是金属或是复合金属，包含铝、铜、钨、钛、钴和镍。此导体也可以是金属化合物，例如氮化钽、氮化钽及以铝铜或是半导体化合物，例如浓掺杂的硅(使用砷、磷、硼等杂质)；硅化物包括硅化钛、硅化钴等。此外，典型的介电材料例如氧化硅、氮化硅、氮氧化硅。然而，最好是具有介电系数大于氧化硅的高介电常数材料例如HfOx、HfON, AlOx,Ru0x、Ti0x。此介电材料也可以是多层介电材料，例如氧化硅/氮化硅/氧化硅(ONO)，氧化硅/高介电常数材料/氧化硅(0/high k/0)，其提供较高的介电常数且可以避免电容泄漏。
[0063]图2是此结构的三维立体示意图，显示介电山脊16自衬底12的表面14向外延伸且由沟道15分隔。山脊16具有一上墙表面25及侧壁表面27。山脊16由在第一方向28延伸的沟道宽度26分隔。电性导电电极层20与介电层22的数目主要是由沟道宽度26的尺寸决定。山脊16具有在第一方向28延伸的山脊宽度30及在第二方向34延伸的山脊高度32。山脊16具有在第三方向38延伸的山脊长度36。首先,第一方向28、第二方向34和第三方向38通常是互相垂直。当集成电路导管10于一沟道内形成，山脊高度32通常是相当于沟道的深度。平均山脊高度32与平均山脊宽度30的比值最好是很大，例如100，以增加单位面积中的电容值。在目前的技术下，平均山脊高度32与平均山脊宽度30的比值通常是在3?20的范围间。沟道宽度26则必须是图1中叠层17厚度39的两倍。
[0064]图3显示图2的结构于顺形沉积电极层20于介电山脊16的上墙表面25及侧壁表面27及裸露的衬底表面14之上后的剖面图。电极层20通常是金属或是其他导电材料。图4显示图3的结构于顺形沉积介电层22于电极层20之上后的剖面图。根据良率的考虑电极层20最佳的平均厚度大约是10?100纳米，介电层22最佳的平均厚度则是大约10?100纳米。根据介电层22直接穿隧漏电流的考虑以及电极层20导通的考虑，每一层的最小厚度需大于3纳米。介电层22必须足够厚以防止由以下式子特性化的富勒-诺德汉(FN)问题。V/t<6百万伏特/公分，其中V是操作电压，t是介电层厚度。举例而言，假如V =3伏特，t > 3V/(6*10~6V/cm)=当介电层是氧化硅且操作电压是3伏特时其厚度t > 5纳米。
[0065]此介电层22的一种合适的沉积技术为，举例而言，原子层沉积(ALD)，高密度等离子体化学气相沉积(HDCVD)，低密度等离子体化学气相沉积(LDCVD)等等，其是根据所使用的材料决定。沉积电极层20和介电层22的工艺继续直到产生合适数目的弯曲的平板电容器18。沟道宽度26的尺寸及沟道宽度26与山脊高度32的比值通常限制了电极层20和介电层22的数目。沟道宽度26的尺寸通常大于山脊宽度30。
[0066]图5显示图4的结构于沉积四层电极层20与四层介电层22而产生两个弯曲的平板电容器18叠层17后的剖面图。电极层20和介电层22可以继续如图中所示电极层延伸40和介电层延伸42至一互连区域44。在此范例中，互连区域44中的电极层延伸40和介电层延伸42具有与沉积在介电山脊16的上墙表面25的对应电极层20和介电层22相同的高度。在其他的范例中，例如当介电山脊16并不是形成于沟道内时，互连区域44中的电极层延伸40和介电层延伸42可以与沉积在衬底表面14的对应电极层20和介电层22具有相同的高度。互连区域44也可以在一个或多个介电山脊16之上或是一个或多个沟道15之下产生，而不是在分离的互连区域；在如此情况中，通常可以不需要电极层延伸40。
[0067]在一范例中，具有并联连接电容器18的一集成电路电容器的结合的整体电容值是至少为10pF。在如此范例中，集成电路电容器形成于1000个山脊16上具有两层电极层20由介电层22分隔，且具有平均山脊宽度30约为200纳米，平均山脊高度32约为2微米，平均山脊长度36约为2微米及平均沟道宽度26约为200纳米。电极层20的平均厚度约为10纳米且介电层22的平均厚度约为10纳米。
[0068]图6至图9显示一系列产生电性导体46的工艺剖面图，图9显示互连区域44中电极层延伸40的接触提供此叠层平板电容器构件17的弯曲平板电容器18的电性存取路径。在图1?图5的范例中，显示四层电极层20与四层介电层22，而在图6至图9中，显示八层电极层20与八层介电层22以更清楚地显示产生这些弯曲平板电容器18彼此之间以及与集成电路中其他元件间互连的电性导体46的二元工艺。这些不同的电极层延伸40在图中被辨识为电极层延伸40.0到40.7，而以最上方是40.0。而与对应的电极层延伸40接触的电性导体46在图中标示为O到7。介电层延伸42也以类似的方式标号。当互连区域44是在一个或多个介电山脊16之上或是一个或多个沟道15之下时,则电极导体46会直接与电极层20接触而不需要电极层延伸40。在上述的范例中，集成电路电容器10形成于衬底的沟道内具有降低整个结构高度的优点。
[0069]图6显不一第一光刻胶掩模50产生于电性导体的位置0、2、4、6及位置7远程处的介电层延伸42。由光刻胶掩模所覆盖的区域有时称为掩模区域。第一光刻胶掩模50没有覆盖的区域，有时称为刻蚀区域，则会刻蚀一层通过介电层延伸42及电性导体46以创造出图6中的结构。之后,如图7所不,第一光刻胶掩模50被移除且随后第二光刻胶掩模54产生于图6中的结构之上以覆盖电性导体的位置0、1、4、5及位置7远程处。此结构然后将裸露区域刻蚀两层以创造出图7中的结构。之后，第二光刻胶掩模54被移除且随后形成第三光刻胶掩模58以覆盖电性导体的位置0、1、2、3及位置7远程处。此结构的裸露区域然后被刻蚀四层以创造出图8中所示的结构。
[0070]之后，第三光刻胶掩模58被移除且一个选择性的顺形介电层材料可以沉积于裸露的表面，包括于此阶梯状打线垫60，以产生介电势垒层62。势垒层62是用来作为刻蚀停止层且可以是单层氮化硅。介电填充层24则沉积于此完成结构之上。然后通过介电填充层24及通过包覆每一个电极层延伸40.0到40.7的打线垫60的介电势垒层62而形成适当的介层孔。然后形成电性导体46于介层孔内以提供电极层延伸40的打线垫60的电性连接且因此与弯曲平板电容器18的电极层20的电性连接。电性导体46可以使用同所讨论过的相同电性导电材料。然而，最好是掺杂硅、钨和铜因为业界早已熟知这些电性导电材料的化学机械研磨特性。对应于位置O?7的电性导体46辨识为46.0到46.7。
[0071]可以使用超过一个互连区域44以存取不同阶层中的打线垫60。在不同阶层中的某些或全部的打线垫60可以由相同或不同的互连区域44存取。
[0072]产生电性导体46的工艺可以被称为二元工艺，因为其根据2°、...2η_\其中η是刻蚀步骤的数目。即，第一光刻胶掩模50交错地包覆2°打线垫60及裸露2°打线垫60 ;第二光刻胶掩模54交错地包覆21打线垫60及裸露21打线垫60 ;第三光刻胶掩模58交错地包覆22打线垫60及裸露22打线垫60 ;以此类推。使用此二元工艺，η个掩模可以为2η个电性导体46提供存取至2η个打线垫60。因此，使用3个掩模可以为8个电性导体46提供存取至8个打线垫60。使用5个掩模可以为32个电性导体46提供存取至32个打线垫60。刻蚀步骤的顺序不一定是要以η-l = 0、1、2、...的顺序进行。举例而言，第一刻蚀步骤可以是η-l = 2、第二刻蚀步骤可以是η-l = O而第三刻蚀步骤可以是η_1 = I。此结果会与图8中所示的结构相同。
[0073]更多将电性导体46与打线垫60电性连接的类似技术及方法的信息揭露于2011年 3 月 16 日所申请的标题为"Reduced Number of Mask for IC Device with StackedContact Levels"的美国专利申请案13/049303及2011年5月24日所申请的标题为"Multilayer Structure and Making Method"的美国专利申请案 13/114931 中描述，在此处引为参考数据，这两篇专利申请案与本发明具有相同的 申请人:。
[0074]图9的范例中具有四个弯曲平板电容器18与电性导体46.0和46.1、46.2和46.3、46.4和46.5,46.6和46.7连接。为了形成一个大电容的电容器，在图10中标示为C01、C23、C45> C67各自的电容器,可以被并联地放置。为了这样进行，将电性导体46.0、46.2、46.4和46.6短路作为第一电极47，且将电性导体46.1,46.3,46.5和46.7短路作为第二电极48。在另一范例中，如图11所示，显示将每一个电容器Ctll、C23、C45、C67串联。而图11中范例的整体电容值Ct会小于任何一个串联在一起的单独电容值当使用于高电压情况下是有用的，因为每一个电压器仅会看到整体电压的一部分。图12和图12A显示电容器CcC23并联且电容器C45、c67是分离的。图12的不意图显不介于电性导体46.0-46.7与主要电路51间的连接。另一范例则显示于图13 ;在此范例中，电性导体46.2和46.5与地连接使得电极层20和电极层延伸40连接的电性导体46.2和46.5作为电容器Ctll和C34以及电容器C34和C67间的屏障。
[0075]集成电路电容器10可以使用于许多情况中。举例而言，一个较大电容值的电容器可以作为一电源缓冲器。此种设计可以通过将电源供应电压的震荡阻尼化使得其更加平稳而减少电源稳定性的问题。被设计用来作为电源缓冲器的集成电路电容器10可以大约是与主要电路51相同的尺寸；请参阅图14和图15。在某些情况下，如图15中所示，此主要电路可以是一主要芯片52的一部分而集成电路电容器可以是另一集成电路电容器芯片IOa的一部分，两者被封装在一共同的衬底56上。然而，良率问题可以导致选择使用两个或更多较小的集成电路电容器10而不是一个较大的集成电路电容器，如图16和图17中所示。在其他例如是动态随机存取存储器用途中的集成电路电容器10则可以是一个相对小的电容器。
[0076]集成电路电容器10可以被设计为嵌入多重芯片之中，如图14和图16所示。集成电路电容器10也可以是在芯片外的设计使得仅有电容器是芯片中的一部分。请参阅图15和图17所示，集成电路电容器芯片IOa可以放置在一多重芯片承载器上或是具有此芯片IOa的多重芯片叠层与主要电路中的其他元件通过举例而言打线或是覆晶或是经由穿过硅衬底介层孔(TSV)等方式连接。
[0077]于测试之后，一特定的弯曲平板电容器18或许被发现是在正常的电容值之外。举例而言，于测试之后，一此 弯曲平板电容器18在电性导体46.6和46.7间的电容器C67被发现具有电容值7.5pF而不是所设计的10pF。与电性导体位置6和7所对应的电极层延伸40.6和40.7放置在一个盒子中指示由相关电极层所形成的电容器并不符合规范。弯曲平板电容器18的电容器C67则可以被打入等级较差的电容值7.5pF。但是，然而，电容器C67若是被认为是具有瑕疵的，则被标示为坏掉的电容器而不会被使用。然而，具有坏掉电容器的次级集成电路电容器10仍可以被用成如图15和图17中所示的分离集成电路电容器芯片IOa0或是替代地，此瑕疵电容器可以使用类似于存储器错误功能的方式修复。一种此种修复的方式是解决自瑕疵电容器至一单独电容器间的连接使用类似于图19和图20中所示的集成电路电容器芯片IOb所产生的一组备援集成电路电容器来达成。备援集成电路电容器芯片IOb可以是如图17中的分离安置的集成电路电容器芯片IOa或是如图15中的嵌入集成电路电容器芯片10。通常是主要电路51 —部分的控制电路可以用来控制此重新寻址的功能。如此的功能可以如传统般使用激光切割或是电性熔丝或是嵌入式闪存(非易失存储器或是电阻式随机存取存储器)程序代码的方式达成。
[0078]在一表面区域中不再是仅形成一个集成电路电容器10，许多不同的集成电路电容器10可以在相同的表面区域中产生使得任何瑕疵电容器可以减少瑕疵所造成的伤害。如此的结果显示于图21中。当然此中方案仍必须在因为增加集成电路电容器10而可产生更多瑕疵的可能性之间取得平衡。
[0079]在某些半导体装置中，此芯片中电压实际输入的位置与电压使用的位置或许是距离很远的。如此的距离或许汇造成芯片中电压实际输入的位置与电压使用的位置间的电阻是很大的足以严重地影响实际使用处的电压。如此的距离或许也会大到造成芯片中电压实际输入的位置与电压使用的位置间的传输时间延迟。为了帮助减少这些效应，可以对相同组的弯曲平板电容器18形成多个互连区域44于相同芯片中围绕着此操作元件。通过如此的做法可以允许同时提供电压至相同电极层20上的不同位置或是至不同的电极层20。通过如此的做法可以减少再不同使用位置间的电压差异且也可以减少施加此电压至整个电极层所需要的时间。
[0080]上述的描述中使用了一些名词例如之上、之下、顶部、底部、上方、下方等等。这些名词仅是用来帮助理解本发明并非是限制本发明的范围。
[0081]虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其他替换方式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。举例而言，图1中显示沟道宽度26的一部分是填充有介电填充层24 ;在其他的范例中，整个沟道宽度26是填充有电极层和介电层20、22。
[0082]此处所提到的所有专利、专利申请以及论文均引用为参考数据。
【权利要求】
1.一种电容器,包括: 一系列的山脊与沟道及一互连区域于一衬底之上，该系列的山脊与沟道及该互连区域具有一电容器基础表面，其具有一弯曲的剖面轮廓于该系列的山脊与沟道； 一弯曲叠层平板电容器构件，包含至少两个电性导电电极层及介电层分隔该电极层，在该电容器基础表面处产生一个或多个电容器的一叠层；以及 电性导体自该互连区域电性连接该电极层以存取该电容器构件的该电极层。
2.根据权利要求1所述的电容器，其中该互连区域是与该系列的山脊与沟道分离。
3.根据权利要求1所述的电容器，其中该互连区域是在该山脊或沟道至少一者之中。
4.根据权利要求1所述的电容器，其中该电性导体通过该互连区域中的垂直介层孔，该垂直介层孔于该电极层的接触垫上方，该电性导体与该接触垫电性连接。
5.根据权利要求1所述的电容器，其中每一个该电性导体是与一电极层的一接触垫电性连接。
6.根据权利要求1所述的电容器，其中该系列的该山脊是位于该衬底的一沟道内。
7.根据权利要求1所述的电容器，其中: 该山脊具有山脊宽度，该沟道具有沟道宽度，该山脊宽度，该沟道宽度在一第一方向上延伸； 该山脊具有山脊高度在一第二方向上延伸，该第二方向与该第一方向垂直； 该山脊具有在一第三方 向上量测的山脊长度，该第三方向与该第一及第二方向垂直； 该山脊具有侧壁表面在该第二及第三方向上延伸； 一上墙表面在该第一及第三方向上延伸；以及 该衬底包含一衬底表面在该第一及第三方向上延伸。
8.一种形成一电容器的方法，包括: 形成一系列的山脊于一衬底之上，该系列的山脊由沟道所分隔，及形成一互连区域于该衬底上靠近及该系列的山脊与沟道，该系列的山脊与沟道和互连区域具有一电容器基础表面； 该山脊形成步骤的进行使得该电容器基础表面具有凸出及下凹结构以定义一弯曲的剖面轮廓； 形成交错的电性导电电极层及介电层分隔该电极层于该电容器基础表面以产生至少两个弯曲平板电容器的一叠层；以及 在该互连区域电性连接该电极层与该电性导体以存取该电极层。
9.根据权利要求8所述的方法，其中该山脊形成步骤包含形成该系列的介电山脊于该衬底上的一沟道内。
10.根据权利要求8所述的方法，其中该电性连接步骤包括: 自该互连区域的一部分除去材料，该材料包覆该电极层的接触垫； 沉积一介电材料于该互连区域的该部分； 形成介层孔通过该互连区域而至该接触垫；以及 在该介层孔中形成电性导体且将该电性导体与该接触垫电性耦接。
11.根据权利要求8所述的方法，其中该电性连接步骤包括: 使用一组N个刻蚀掩模以产生最多达2N阶层的接触垫于该互连区域中，每一个掩模包括掩模与刻蚀区域，N是至少为2的整数，X是该掩模自X = O开始的序列数目，使得一掩模X = O、另一掩模x=l直到X = η-l ； 使用该掩模以一事先选取的顺序刻蚀该互连区域N次以产生接触开口延伸至每一电极层； 该刻蚀步骤包含对序列X的每个掩模刻蚀通过2N个电极层。
12.根据权利要求8所述的方法，其中该交错的电性导电电极层及介电层形成步骤形成至少四个弯曲平板电容器 的一叠层。
【文档编号】H01G4/38GK103456497SQ201210180269
【公开日】2013年12月18日 申请日期:2012年6月4日 优先权日:2012年6月4日
【发明者】陈士弘, 谢光宇 申请人:旺宏电子股份有限公司