一种制作半导体器件的方法
【专利摘要】本发明公开了一种制作半导体器件的方法，包括：A）提供半导体衬底，所述半导体衬底包括周边区域和核心区域；B）在所述半导体衬底上依次形成栅氧化物层和刻蚀停止层；C）在所述刻蚀停止层上形成位于所述周边区域的第一伪栅极、位于所述核心区域的第二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的介电层；D）去除所述第一伪栅极和所述第二伪栅极，以形成第一开口和第二开口；以及E）去除所述第一开口和所述第二开口内的刻蚀停止层。本发明的方法通过在周边器件和核心器件的栅氧化物层上形成刻蚀停止层，可以避免去除伪栅极过程对周边器件的栅氧化物层造成损伤，进而有效地避免半导体器件失效。
【专利说明】一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。
[0003]金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-1ast工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。
[0004]通常情况下，周边(I/O)器件的栅氧化物层的厚度通常大于核心(Core)器件的栅氧化物层的厚度。在Gate-1ast工艺中，如果周边器件的栅氧化物层在伪栅极材料沉积之前形成，那么由于伪栅极材料的去除很容易损坏周边器件的栅氧化物层，这将导致良品率的降低。
[0005]因此，目前急需一种制作半导体器件的方法，以解决上述问题。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:A)提供半导体衬底，所述半导体衬底包括周边区域和核心区域；B)在所述半导体衬底上依次形成栅氧化物层和刻蚀停止层；C)在所述刻蚀停止层上形成位于所述周边区域的第一伪栅极、位于所述核心区域的第二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的介电层；D)去除所述第一伪栅极和所述第二伪栅极，以形成第一开口和第二开口 ；以及E)去除所述第一开口和所述第二开口内的刻蚀停止层。
[0008]优选地，所述栅氧化物层的厚度为用于形成所述周边区域内的栅极的栅氧化物层
的厚度。
[0009]优选地，所述刻蚀停止层的材料与所述栅氧化物的材料不同，且与所述栅氧化物以及所述第一伪栅极和所述第二伪栅极的材料具有刻蚀选择比。
[0010]优选地，所述C)步骤包括:C1)在所述刻蚀停止层上形成伪栅极材料层；C2)对所述伪栅极材料层进行刻蚀，以形成所述第一伪栅极和所述第二伪栅极；C3)在所述第一伪栅极和所述第二伪栅极上以及所述刻蚀停止层上形成第一介电层；C4)在所述第一介电层上形成第二介电层，所述第二介电层和所述第一介电层共同组成所述介电层；以及C5)执行平坦化工艺以露出所述第一伪栅极和所述第二伪栅极。
[0011]优选地，所述C)步骤还包括:在所述C2)步骤之后执行第一离子注入工艺，以分别在所述第一伪栅极和所述第二伪栅极两侧的所述半导体衬底中形成浅掺杂区；以及在所述C3)步骤之后执行第二离子注入工艺，以分别在所述第一伪栅极和所述第二伪栅极两侧的所述半导体衬底中形成源极和漏极。
[0012]优选地，所述刻蚀停止层和所述第一介电层的材料均为氮化硅。
[0013]优选地，所述第二介电层为氧化硅。
[0014]优选地，所述方法在步骤E)之后还包括:F)在所述周边区域上形成图案化的光刻胶层；G)去除所述第二开口内的部分栅氧化物层；H)去除所述光刻胶层。
[0015]优选地，所述方法在步骤H)之后还包括:I)在所述第一开口和所述第二开口内依次形成界面层、高K材料层和金属材料层，以分别在所述第一开口和所述第二开口内形成第一金属栅极和第二金属栅极。
[0016]优选地，所述金属材料层的材料为铝。
[0017]综上所示，本发明的方法通过在周边器件和核心器件的栅氧化物层上形成刻蚀停止层，可以避免去除伪栅极过程对周边器件的栅氧化物层造成损伤，进而有效地避免半导体器件失效。
【专利附图】
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0019]图1为根据本发明一个实施方式制作半导体器件工艺流程图；以及
[0020]图2A-2I为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。
【具体实施方式】
[0021]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0022]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0023]图1示出了根据本发明一个实施方式制作半导体器件工艺流程图，图2A-2I示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的制作方法。
[0024]执行步骤101，提供半导体衬底，该所述半导体衬底包括周边区域和核心区域。
[0025]如图2A所示，半导体衬底200可以为以下所提到的材料中的至少一种:娃、砷化 镓、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体 上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底200中可以形成有掺杂区域 (未示出)，例如N型阱区和P型阱区。此外，半导体衬底200中还可以包括隔离结构220，例 如浅沟槽隔离(STI)结构等，隔离结构220可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和 /或其它现有的低介电常数材料形成。
[0026]半导体衬底200还包括周边(I/O)区域A和核心(Core)区域B，其中周边区域A 内用于形成周边器件，核心区域B内用于形成核心器件。通常情况下，核心区域B内的核心 器件主要指芯片内部所使用的器件，数量最为庞大，为了达到节约功耗而常常会采用较低 的电压(例如包括1.0v, 1.2v, 1.5v和1.8v)。周边(I/O)区域A内的周边器件是指芯片与 外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼 容工作电压(例如包括1.8v，2.5v，3.3v和5v)。基于上述原因，核心区域B内的栅极的栅氧 化物层的厚度要小于周边区域A内的栅极的栅氧化物层的厚度。
[0027]执行步骤102，在半导体衬底上依次形成栅氧化物层和刻蚀停止层。
[0028]继续参照图2A，在半导体衬底200上形成栅氧化物层201，在栅氧化物层201上形 成刻蚀停止层202。栅氧化物层201可以是二氧化硅。作为示例，可以利用氧化工艺在氧 蒸气环境中温度约在80(T1000摄氏度下将半导体衬底氧化而形成。由于周边区域A内的 栅极的栅氧化物层的厚度要大于核心区域B内的栅极的栅氧化物层的厚度，因此栅氧化物 层201的厚度为用于形成周边区域A内的栅极的栅氧化物层的厚度，以便后续直接去除核 心区域B内的栅氧化物层的一部分。刻蚀停止层202应当选择不同于其下方的栅氧化物层 201的材料且相对于其下方的栅氧化物层201以及随后要形成的第一伪栅极和所述第二伪 栅极的材料具有一定的刻蚀选择比的材料来形成。作为示例，刻蚀停止层202是由氮化硅、 氮化钛、钛、氮化钽、氮碳化硅和氮氧化硅中的一种或多种形成的。
[0029]在栅氧化物层201上形成刻蚀停止层202可以避免后续去除伪栅极时对栅氧化物 层201产生影响，进而避免周边区域A内的栅氧化物层201收到损伤而导致良品率降低。
[0030]执行步骤103，在刻蚀停止层上形成位于周边区域的第一伪栅极、位于核心区域的 第二伪栅极以及包围第一伪栅极和第二伪栅极的介电层。
[0031]第一伪栅极、第二伪栅极和介电层可以采用本领域内常用的方法来形成。根据本 发明一个优选实施方式，步骤203包括:
[0032]首先，在刻蚀停止层202上形成伪栅极材料层(未示出)。伪栅极材料层的材料可 以为本领域中常用的形成伪栅极的材料，例如多晶硅。
[0033]然后，对伪栅极材料层进行刻蚀，以形成第一伪栅极203A和第二伪栅极203B，如 图2B所示。在此分别仅用一个第一伪栅极203A和第二伪栅极203B来分别表示用于形成 周边器件和核心器件的伪栅极。
[0034]接着，在第一伪栅极203A和第二伪栅极203B上以及刻蚀停止层202上形成第一 介电层204。为了便于在后续工艺中将第一介电层204与第一伪栅极203A和第二伪栅极 203B两侧的刻蚀停止层202同时去除，优选地，刻蚀停止层202和第一介电层204采用相同的材料形成。并且，由于氮化硅相对于氧化硅具有较高的刻蚀选择比，更优选地，刻蚀停止层202和第一介电层204的材料均为氮化娃。这样避免在后续工艺中去除第一伪栅极203A和第二伪栅极203B下面的刻蚀停止层202是对栅氧化物层201产生损伤。
[0035]然后，在第一介电层204上形成第二介电层205。其中，第二介电层205和第一介电层204共同组成介电层。优选地,第二介电层205可以为氧化娃。作为不例,第二介电层205可包含由高深宽比(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化硅。此外，在第二介电层205与半导体衬底200以及第一伪栅极203A和第二伪栅极203B之间还可以形成有的应力层(未示出)，以提高沟道内载流子的迁移率。
[0036]最后，执行平坦化工艺以露出第一伪栅极203A和第二伪栅极203B，如图2C所示。所述平坦化工艺例如是化学机械研磨工艺。
[0037]此外，为了形成完整的器件，可以进行额外的CMOS工艺来形成晶体管内各种公知的元件，例如包括浅掺杂区、源/漏极区等。优选地，在形成第一伪栅极203A和第二伪栅极203B的步骤之后可以执行第一离子注入工艺，以分别在第一伪栅极203A和第二伪栅极203B两侧的半导体衬底200中形成浅掺杂区(未不出)。优选地，在形成第一介电层204之后可以执行第二离子注入工艺，以分别在第一伪栅极203A和第二伪栅极203B两侧的半导体衬底200中形成源极和漏极(均未示出)。由于上述第一离子注入工艺和第二离子注入工艺以为本领域的技术人员所熟知，因此不再详述。
[0038]执行步骤104，去除第一伪栅极和第二伪栅极，以形成第一开口和第二开口。
[0039]如图2D所示，去除第一伪栅极203A和第二伪栅极203B，以形成第一开口 206A和第二开口 206B。第一开口 206A用于形成周边器件的栅极，第二开口 206B用于形成核心器件的栅极。去除第一伪栅极203A和第二伪栅极203B的方法可以为干法刻蚀，也可以为湿法刻蚀。作为示例，使用干法刻蚀去除第一伪栅极203A和第二伪栅极203B，其中，干法刻蚀所使用的刻蚀气体为含F或含Cl的气体。
[0040]执行步骤105，去除第一开口和第二开口内的刻蚀停止层。
[0041]如图2E所示，去除第一开口 206A和第二开口 206B的刻蚀停止层202。去除刻蚀停止层202的方法可以为干法刻蚀，也可以为湿法刻蚀。对于不同材料的刻蚀停止层202可以选用不同的刻蚀剂，由于针对不同材料所选用的刻蚀剂以为本领域所熟知，因此本文
不再一一列举。
[0042]进一步，为了形成完整的晶体管，下面将结合附图来说明这些步骤。
[0043]如图2F所示，在周边区域A上形成图案化的光刻胶层207。该光刻胶层207覆盖了至少覆盖周边区域A内的第一开口 206A，且暴露核心区域B内的第二开口 206B。
[0044]如图2G所示，去除第二开口 206B内的部分栅氧化物层201，以使核心器件的栅氧化物层的厚度小于周边器件的栅氧化物层的厚度。
[0045]如图2H所示，去除光刻胶层207。
[0046]此外，如图21所示，本发明的方法还包括在第一开口 206A和第二开口 206B内依次形成界面层207、高K材料层208和金属材料层209，以分别在第一开口 206A和第二开口 206B形成第一金属栅极210A和第二金属栅极210B。界面层207可以包括氮化钽或氮化钛，其厚度约为10-20埃。界面层207可以由各种合适的沉积技术来形成，例如原子层沉积法、物理气相沉积法、化学气相沉积法等。界面层207用作扩散阻挡层，以保护随后形成的高K材料层208。高K材料层208的厚度可以为10-30埃，高K材料层208可包含氧化 铪(HfOx),或者选择性地包含HfSiOx、HfSiON, HfTaO, HfTiO, HfZrO或前述的组合。金属材 料层209的材料优选为铝。可以采用物理气相沉积法或化学气相沉积法来形成金属材料层 209。
[0047]综上所示，本发明的方法通过在周边器件和核心器件的栅氧化物层上形成刻蚀停 止层，可以避免去除伪栅极过程对周边器件的栅氧化物层造成损伤，进而有效地避免半导 体器件失效。
[0048]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种制作半导体器件的方法，其特征在于，包括:A)提供半导体衬底，所述半导体衬底包括周边区域和核心区域；B)在所述半导体衬底上依次形成栅氧化物层和刻蚀停止层；C)在所述刻蚀停止层上形成位于所述周边区域的第一伪栅极、位于所述核心区域的第 二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的介电层；D)去除所述第一伪栅极和所述第二伪栅极，以形成第一开口和第二开口；以及E)去除所述第一开口和所述第二开口内的刻蚀停止层。
2.如权利要求1所述的方法，其特征在于，所述栅氧化物层的厚度为用于形成所述周 边区域内的栅极的栅氧化物层的厚度。
3.如权利要求1所述的方法，其特征在于，所述刻蚀停止层的材料与所述栅氧化物的 材料不同，且与所述栅氧化物以及所述第一伪栅极和所述第二伪栅极的材料具有刻蚀选择 比。
4.如权利要求1所述的方法，其特征在于，所述C)步骤包括:Cl)在所述刻蚀停止层上形成伪栅极材料层；C2)对所述伪栅极材料层进行刻蚀，以形成所述第一伪栅极和所述第二伪栅极；C3)在所述第一伪栅极和所述第二伪栅极上以及所述刻蚀停止层上形成第一介电层；C4)在所述第一介电层上形成第二介电层，所述第二介电层和所述第一介电层共同组 成所述介电层；以及C5)执行平坦化工艺以露出所述第一伪栅极和所述第二伪栅极。
5.如权利要求4所述的方法，其特征在于，所述C)步骤还包括:在所述C2)步骤之后执行第一离子注入工艺，以分别在所述第一伪栅极和所述第二伪 栅极两侧的所述半导体衬底中形成浅掺杂区；以及在所述C3)步骤之后执行第二离子注入工艺，以分别在所述第一伪栅极和所述第二伪 栅极两侧的所述半导体衬底中形成源极和漏极。
6.如权利要求4所述的方法，其特征在于，所述刻蚀停止层和所述第一介电层的材料 均为氮化硅。
7.如权利要求6所述的方法，其特征在于，所述第二介电层为氧化硅。
8.如权利要求1所述的方法，其特征在于，所述方法在步骤E)之后还包括:F)在所述周边区域上形成图案化的光刻胶层；G)去除所述第二开口内的部分栅氧化物层；H)去除所述光刻胶层。
9.如权利要求8所述的方法，其特征在于，所述方法在步骤H)之后还包括:I)在所述第一开口和所述第二开口内依次形成界面层、高K材料层和金属材料层，以 分别在所述第一开口和所述第二开口内形成第一金属栅极和第二金属栅极。
10.如权利要求8所述的方法，其特征在于，所述金属材料层的材料为铝。
【文档编号】H01L21/28GK103456613SQ201210180071
【公开日】2013年12月18日 申请日期:2012年6月4日 优先权日:2012年6月4日
【发明者】王文博, 卜伟海, 俞少峰 申请人:中芯国际集成电路制造(上海)有限公司