专利名称：用于控制半导体芯片封装件相互作用的接合垫配置的制作方法
技术领域：
本揭示内容大体有关于精密的半导体组件，且更特别的是，有关于在芯片/载体结合工艺期间用于控制半导体芯片与承载基板的相互作用的接合垫配置。
背景技术：
现代集成电路的制造常常需要在构成微型电子装置的各种半导体芯片之间提供电气连接。取决于芯片的类型及整体装置设计要求，可用各种方式实现这些电气连接，例如，通过打线接合、卷带式自动接合法(TAB)、覆晶接合法及其类似者。近年来，利用覆晶技术，其中半导体芯片用由所谓焊料凸块形成的焊球来附着至承载基板或其它芯片，已变成半导体加工工业的重要方面。在覆晶技术中，焊球系形成于待连接芯片中的至少一的接触层上，例如，在形成于包含多个集成电路的半导体芯片的最后金属化层上方的电介质钝化·层上。同样，形成有适当大小及定位的接合垫于另一芯片(例如，承载封装件)上，各个接合垫对应至形成于半导体芯片上的焊球。然后，这两种单元(亦即，半导体芯片与承载基板)的电气连接系通过“翻转”半导体芯片以及使焊球与接合垫实体接触，以及进行“回焊”工艺使得每个焊球粘着至对应接合垫。通常有数百个焊料凸块可分布于整个芯片区域，由此提供，例如，现代半导体芯片所要求的输入及输出性能，而现代半导体芯片经常包括复杂的电路，例如微处理器、储存电路、三维(3D)芯片及其类似者，及/或形成完整复杂电路系统的多个集成电路。在许多加工应用系统中，半导体芯片在高温的所谓可控坍塌芯片连接(C4)焊料凸块回焊工艺期间粘着至承载基板。通常，基板材料为有机层压板，其系约有半导体芯片4至5倍以上的热膨胀系数(CTE)，在许多情形下，其系主要由硅及硅基材料构成。因此，由于芯片与基板(亦即，硅与有机层压板)的热膨胀系数失配，在暴露于回焊温度时，基板的成长会比芯片还多，结果，在封装件冷却及焊料凸块凝固时，会有应力施加于芯片/基板封装件。此时描述图Ia至图lc，其系示意图示于此工艺期间在芯片封装件上发生的至少一些可能效应。图Ia示意图示芯片封装件100，其包含承载基板101与半导体芯片102。半导体芯片102通常包含形成于芯片102的金属化系统104(参考图Ic)上方的多个焊料凸块103。在芯片封装组装工艺期间，将半导体芯片102颠倒或“翻转”以及使之与承载基板101接触，然后以超过焊料凸块材料的熔化温度的回焊温度使图Ia的芯片封装件100暴露于焊料凸块回焊工艺120。取决于用来形成焊料凸块103的特定焊料合金，回焊温度高达200至265°C。在回焊工艺120期间，当焊料凸块103的材料处于液相时，承载基板101与半导体芯片102能够各自基于各个组件的热膨胀系数以实质不受限制的方式热“成长”。同样地，承载基板101与半导体芯片102保持实质平坦及未变形的状态，然而由于它们有不同的热膨胀系数而会成长不同的数量。另一方面，图Ib示意图示降温阶段期间在承载基板101与半导体芯片102之间开始发生热相互作用时的芯片封装件100。随着芯片封装件100冷却，焊料凸块103凝固以及使承载基板101机械连结至半导体芯片102。随着芯片封装件100在焊料凸块103凝固后继续冷却，承载基板101与半导体芯片102的材料之间的CTE失配造成基板101有大于芯片102的收缩速率。通常，热膨胀/收缩的差异是用承载基板101与半导体芯片102两者的平面外变形(out-of-plane deformation)的组合以及焊料凸块103的一些剪切 变形量来调节。此时描述在环绕焊料凸块103的半导体芯片102区域(如图Ic所示)中可能出现的局域化效应。图Ic示意图示在芯片封装件100降温后环绕个别焊料凸块103A的半导体芯片102区域。为使描述简洁，相比于图Ia至图Ib的芯片封装配置，半导体芯片102已颠倒，以及承载基板未图示。此外，图Ic只图示半导体芯片102的金属化系统104的最上面金属化层104A、104B及104C，以及不图示在芯片102的层104C、装置层或基板层下面的任何金属化层。半导体芯片102也包含形成于最后金属化层104A的接合垫105、形成于最后金属化层104A上方的钝化层106，以及形成于接合垫105上方的焊料凸块103A。另外，如图Ic所示，接合垫105与接触结构107接触以协助焊料凸块103A及承载基板101 (未图示于图Ic)电气连接至半导体芯片102中形成于金属化系统104下面的装置层级(未图示)的集成电路(未图示)。只为了图解说明，接触结构107可包含，例如，形成于金属化层104B的接触通孔(contact via) 107B、传导线107C以及金属化层104C的接触通孔107D、及其类似者，然而也可使用其它配置。在降温阶段期间，芯片封装件100由半导体芯片102与承载基板101的热相互作用导致的平面外变形会在焊料凸块103A上发展为剪力负载103S、拉伸负载103T及弯矩(bending moment) 103M。不过，由于焊料一般而言极强健,而且通常有超过构成半导体芯片102的材料(特别是，金属化系统104)的强度，因此相对小变形能量会被焊料凸块103A吸收。反之，大部分的负载103SU03T及103M会通过接合垫105转移及进入在焊料凸块103A下面的金属化层，而产生高度局部拉伸应力，例如垂直或上举拉伸应力104U，以及横向或拉张拉伸应力104S。如果拉伸应力够高，则在焊料凸块103A下面可能出现最上面金属化层中的一或更多的局部剥离(local delamination)。通常,金属化层剥离会显现为裂痕(crack) 108，而且常会出现在上举拉力最高处，亦即，靠近接合垫105的边缘105E，如图Ic所示。在许多情形下，裂痕108可能只出现在单一金属化层，例如图Ic的层104B，而在其它情形下，裂痕108可能更深地及从一金属化层到另一层地蔓延到底下的金属化系统104。在在焊料凸块103下面的金属化层可能出现剥离失败及裂痕(例如，裂痕108)有时是遭受过早的破坏，因为焊料凸块103可能与下面的接触结构没有良好的电气连接。不过，由于上述剥离/裂痕缺陷不会出现直到半导体芯片制造的芯片封装组装阶段，该等缺陷不会被侦测到直到进行最终品质检验。通常，在覆晶操作完成后，芯片封装件100会经受声波测试，例如C模式声波显微镜(CSAM)。存在于在焊料凸块103下面的半导体芯片102金属化系统104中的裂痕108在CSAM检验工艺期间会有白色外观，因此有时被称作“白凸块(white bump) ”、“白点”或“假性凸块”。白凸块缺陷使得整体芯片工艺有昂贵的缺点，因为它们不会出现，从而无法侦测到，直到芯片已经有重大的材料及制造投资。此外，最近用于精密半导体组件的材料种类的改变及进展也对白凸块的出现频率有影响。例如，多年来，用来形成使用于覆晶技术的焊球的材料包括各种所谓锡/铅(Sn/Pb)焊料中的任一者。通常，使用于大部分Sn/Pb焊料的合金有延展度使得Sn/Pb焊料凸块在焊料凸块回焊工艺的降温阶段期间产生的负载下能够变形，从而吸收一些上述平面外变形能量。不过，近年来，制造工业大体已放弃使用Sn/Pb焊料于大部分的商业应用，包括半导体加工。因此，已开发出无铅焊接材料，例如Sn/Ag (锡-银)、Sn/Cu (锡-铜)、Sn/Ag/Cu (锡-银-铜，或SAC)焊料及其类似者，作为在半导体芯片上形成焊料凸块的替代合金。与大部分的常见Sn/Pb焊料相比，这些无铅的替代焊接材料通常有较高的材料强度及较低的延展性，而且回焊也需要较高的温度。同样地，无铅焊料凸块吸收较少的变形能量，相应地在焊料凸块下面的金属化系统会有较高的负载，接着这会增加白凸块的出现频率。另外，开发及使用电介质常数(或k值)约3. O或更小的电介质材料(常被称作“低k电介质材料”)已导致白凸块的意外增加。通常，与有较高k值的较常用电介质材料(例如，二氧化硅、氮化硅、氮氧化硅及其类似者)中的一些相比，低k电介质材料有较低的 机械强度、机械模数、及粘着强度。由于金属化系统利用更多由低k电介质材料构成的金属化层，因此强度较低低k材料在暴露于在焊料凸块下面的金属化层的负载时破裂有较大的可能性，从而导致剥离及裂痕，亦即，白凸块缺陷。特别是，在最靠近半导体芯片上表面(亦即，最靠近最后金属化层)的低k金属化层中容易至少开始出现裂痕，因为变形能量在上表面附近最大，以及在较低的金属化层级变小。此外，似乎上述白凸块问题在由k值约2. 7或更小的超低k(ULK)材料构成的金属化层更加恶化。应注意，尽管图Ia至图Ic描述与覆晶封装问题相关的典型白凸块问题，然而上述问题同样可应用于其它的芯片封装件配置，例如3D芯片及其类似者。因此，及鉴于上述，有必要实现新的设计策略以应付与在典型芯片封装操作期间出现的白凸块有关的制造问题。本揭示内容有关于加工装置设计及方法用以避免或至少减少上述问题中的一或更多的影响。
发明内容
下文为本揭示内容的简化摘要供基本了解揭示于本文的一些方面。此摘要并非本揭示内容的详尽概述，也不是要用来区别本发明专利标的的关键或重要组件，也不是描述本发明揭示标的的范畴。反之，唯一的目的是要以简化的形式提出一些概念作为以下详细说明内容的前言。本发明大体有关于在半导体芯片封装操作(例如，覆晶或3D-芯片组装及其类似者)期间比较不容易出现白凸块的精密半导体芯片。揭示于本文的一示范半导体芯片包含至少一集成电路装置以及电气连接至该至少一集成电路装置的接合垫。此外，该接合垫从上面俯视时有对应至第一区部分与邻近该第一区部分的第二区部分的不规则配置，该第一区部分由从上面俯视时的第一实质规则几何形状定义。另外，从上面俯视时，与该第一区部分的任何部分相比，该第二区部分与该半导体芯片的中心线有较大的距离。在本揭示内容的另一示范具体实施例中，半导体芯片包含至少一集成电路装置与电气连接至该至少一集成电路装置的复合接合垫。另外，除了别的以外，该复合接合垫包含对应至第一表面区的第一接合垫部分，该第一表面区由从上面俯视时的第一实质规则几何形状定义，其中该第一实质规则几何形状有第一区形心，它与该半导体芯片的中心有第一距离。该复合接合垫也包含对应至第二表面区的第二接合垫部分，该第二表面区由从上面俯视时的第二实质规则几何形状的至少一部分定义，其中该第二实质规则几何形状的该至少一部分有第二区形心，其与该中心有大于该第一距离的第二距离。
参考以下结合附图的说明可明白本揭示内容，其中类似的组件系以相同的组件符号表不。图Ia至图Ib不意图不半导体芯片及承载基板的覆晶封装操作；图Ic示意图示焊球及半导体芯片的金属化系统上在图Ia至图Ib的覆晶封装操作之后有平面外负载；图2a根据本揭示内容的一示范具体实施例示意图示半导体芯片的平面图；图2b至图2c示意图示代表背景技术的接合垫的平面图；图2d至图2f根据本揭示内容的一示范具体实施例示意图示接合垫的平面图；图2g至图2m根据本揭示内容的其它示范具体实施例示意图示接合垫的平面图；图3a示意图示代表背景技术的接合垫的平面及剖面图；图3b至图3f根据本揭示内容的其它示范具体实施例示意图示接合垫的平面及剖面图；以及图3g至图3h又根据本揭示内容的其它示范具体实施例示意图示接合垫的平面及剖面图。尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落在如随附权利要求所界定的本发明精神及范畴内的所有修改、等价及替代性陈述。
具体实施例方式以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，决不是本技艺一般技术人员在阅读本揭示内容后即可实作的例行工作。此时以参照附图来描述本发明。示意图示于附图的各种结构及装置系仅供解释以及避免本领域的技术人员所习知的细节混淆本揭示内容。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关技艺技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的用语或片语(亦即，与熟谙此艺者所理解的普通惯用意思不同的定义)是想要用用语或片语的一致用法来暗示。在这个意义上，希望用语或片语具有特定的意思时(亦即，不同于熟谙此艺者所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该用语或片语的特定定义。本发明大体针对数种半导体芯片，其中，形成于芯片金属化系统的上金属化层的接合垫的至少有一些具有适合减少或至少缓和白凸块的出现的配置，此类白凸块是由在芯片封装操作期间施加于半导体芯片的金属化层有不同的热膨胀效应造成。特别是，位于半导体芯片区的接合垫，通常暴露于由半导体芯片与承载基板的CTE(热膨胀系数)失配造成的最高平面外负载，可能有适合减少裂痕诱发应力及/或应变(产生于在给定焊料凸块及接合垫底下的金属化层)的大小的不规则或复合配置。例如，由于主体的尺寸(亦即，长度或宽度)为该主体在暴露于高温时经受显着影响热膨胀的总量的因素之一，最大热相互作用的点可能出现于半导体芯片离芯片的中性中心或中心线最远的区域。因此，有不规则或复合配置的接合垫至少有一些可位于半导体芯片中上述热膨胀差异问题可能最大的角落区域中之一或更多。此外，相比于典型氧化物或氮化物电介质，当接合垫下的受影响金属化层是由大体上实质减少机械强度的低k及/或超低k (ULK)电介质材料构成时，应力及/或应变缓和效应可能特别重要。 应了解，除非另有特定说明，可用于以下说明的任何相对位置或方向用语，例如“上”、“下”、“上面”、“邻近”、“上方”、“下方”、“之上”、“之下”、“顶面”、“底面”、“垂直”、“水平”及其类似者，应被视为是按照该用语的正常及日常意思来描述附图的组件或组件。例如，请参考图Ic的半导体芯片102的示意横截面，应了解，钝化层106形成于最后金属化层104A “上方”，以及导电接合垫105位在焊料凸块103A “下面”或“之下”。同样，也应注意，在没有其它层或结构介于其间的具体实施例中，钝化层106可位在最后金属化层104A “上面”。图2a根据本揭示内容的一示范具体实施例示意图示半导体芯片200的示范具体实施例的平面图。半导体芯片200可具有实质矩形配置，具有芯片长度201及芯片宽度202，以及有与芯片长度201对齐的第一中心线203X和与芯片宽度202对齐的第二中心线203Y穿过的芯片中心203。取决于特定应用，半导体芯片200的芯片长度、宽度尺寸201、202可在约O. 5公分至约2. 5公分之间或更大，以及它们可具有相同(亦即，方形芯片)或不同(亦即，矩形芯片)的尺寸。在某些示范具体实施例中，半导体芯片200可包含具有形状实质规则表面区的多个接合垫204以及具有形状实质不规则表面区的多个接合垫205。另外，应了解，多个焊料凸块(例如，图Ia图至图Ic的焊料凸块103)可形成于多个接合垫204及205上方，但是为求清晰而未图示。此外，也应了解，利用覆晶操作，可组装半导体芯片200于芯片封装件中，大致如以上在说明及图示于图Ia至图Ib的芯片封装件100的半导体芯片102时所述。如图2a所示，形状规则接合垫204大体可位在半导体芯片200的实质中央区203C，以及在某些示范具体实施例中可具有有实质规则几何形状的表面区，如以下在说明图2b至图2c时所述。另一方面，在一些示范具体实施例中，形状不规则接合垫205可具有有实质不规则几何形状的表面区，其经设计成可减少产生于在形状不规则接合垫205底下的金属化层的应力及/或应变位准，也如以下在说明图2d至图2k时所述。此外，形状不规则接合垫205可安置于离中央区203C有某一距离处，例如于半导体芯片200中芯片封装件热相互作用通常最高以及白凸块发生率较高的每个角落区域200A-D，如前述。在某些示范具体实施例中，角落区域200A-D各有约为芯片长度201的十分之一(或10%)的长度201C以及约为芯片宽度202的十分之一(或10%)的宽度202C。此外，应注意，在本揭示内容的至少一些示范具体实施例中，多个规则接合垫204及多个不规则接合垫205可排列成实质方形或矩形的网格状图案以利可用来图案化半导体芯片的最终金属化层的微影图案化工艺，以及钝化层及焊料凸块形成于其上。此外，取决于装置设计及布局要求，网格状图案的间隔及/或密度在半导体芯片200上可因区域而异，或者是网格状图案在整个半导体芯片200上可连续实质不中断。图2b示意图示数个不同实质规则几何形状，它们可代表多个形状规则接合垫204中的一或更多的表面区204A的形状。就本揭示内容的目的而言，应注意，不希望术语“实质规则几何形状”被解释成是“规则多边形”，这是有特定数学定义的形状，其中该形状是等边(亦即，边长相等)及等角(亦即，内角相等)。反之，术语“实质规 则几何形状”应被理解成是描述容易辨识的多边形或其它几何形状，例如方形、长方形、或八角形及其类似者，这些可用典型半导体制造技术形成。不过，应注意，“实质规则几何形状”可能不是如上述的确切“规则多角形”，或有精确的几何精度仿佛是画在纸上有数学精确度的结构。如图2b所示，任一形状规则接合垫204的表面区204A可为数种实质规则几何形状中的任一者，例如a)方形；b)长方形；c)八角形；d)圆形；等等。也可使用其它实质规则几何形状。此外，在至少一些具体实施例中，形状规则接合垫204可经定位成表面区204A的形心204C可位于形成于在接合垫204底下的金属化层的接触通孔214上方。另外，如图2b所示，接触通孔214可具有也有数种实质规则几何形状中的一种的横截面(用点线表示)，例如方形、长方形、圆形及其类似者。图2c图示有实质方形的形状规则接合垫204的一些特定方面，这只为了图解说明，以及此时更详细地描述于下。如图2c所示，有实质方形的示范形状规则接合垫204有表面区204A与表面区形心204C。此外，本领域的技术人员应了解，在芯片封装件组装加工期间由于半导体芯片200与承载基板有不同热相互作用而施加于形状规则接合垫204的任何平面外负载，例如图示于图Ic的负载103T (拉力)、103S (剪力)及103M(弯矩)，可视为是实质沿着由芯片200的中心203及形心204C延伸的向量204V起作用。此外，由形状规则接合垫204施加于底下金属化层的负载大体与接合垫204的表面区204A几何性质沿着向量204V成正比。因此，在芯片封装件热相互作用期间施加于形状规则接合垫204的拉力负载(例如拉力负载103T ；参考图Ic)与剪力负载(例如剪力负载103S ;参考图Ic)是基于形状规则接合垫204的表面区204A而大体分布于该底下金属化层。另一方面，弯矩(例如弯矩103M ;参考图Ic)基于形状规则接合垫204沿着向量204V的方向的长度204L而大体分布于该底下金属化层。参考图2d至图2e，与形状规则接合垫204的表面区204A几何性质相反，可将形状不规则接合垫205的表面区205A几何性质配置成可减少赋予底下金属化层的负载的大小，从而也减少接合垫205下面有裂痕状缺陷(亦即，白凸块)的可能性。就本揭示内容的目的而言，应注意，在从上面俯视以及整个绘出时，形状不规则接合垫205有不具“实质规则几何形状”的表面区205A，如以上在说明形状规则接合垫204所述。反之，形状不规则接合垫205的表面区205A可代表更复杂及不规则或复合几何形状。应了解，与形状规则接合垫204的“实质规则几何形状”不同，“不规则几何形状”并非容易辨识的多角形或其它几何形状(例如，方形、长方形或八角形及其类似者)。在某些具体实施例中，从上面俯视时，形状不规则接合垫205的表面区205A可由多个不同连续表面区部分定义。例如，如图2d所示，由本发明定义的一示范形状不规则接合垫205可具有表面区205A，其以有第一部分表面区206A的第一部分206与有第二部分表面区207A的第二部分207表示。换言之，表面区205A为第一部分表面区206A与第二部分表面区207A的复合表面区。在一些具体实施例中，第一部分表面区206A可用实质规则几何形状定义，例如与形状规则接合垫204的表面区204A实质类似的几何形状。另一方面，第二部分表面区207A可代表不规则几何形状，亦即，不是容易辨识多角形、方形或其它几何形状的形状，如图2d所示。在其它示范具体实施例中，从上面俯视时,表面区206A及207A可为不规则几何形状。在其它具体实施例中，表面区206A及207A可为实质规则几何形状，而组合表面206A、207A的整体形状(从上面俯视时)不是容易辨识的几何形状，例如长方形或方形。图第2d所示及上述，形状不规则接合垫205的整体表面区205A为实质连续形状，为了便于说明，它可分成有实质规则几何形状(亦即，方形)的第一部 分表面区206A以及有不规则几何形状的第二部分表面区207A。因此，应了解，在从上面俯视表面区205A时，它是第一、第二部分表面区206A、207A的复合,其中第一部分表面区206A紧邻或邻近第二部分表面区207A。此外，也应了解，第二部分表面区207A的边227A及227B可各自与第一部分表面区206A的边226A、227B对齐及齐平。图2e详细图示如图2d所示有不规则几何形状的形状不规则接合垫205的一些特定方面以及描述于下。如图2e所示，示范形状不规则接合垫205有整体组合表面区205A与表面区形心205C。此外，形状不规则接合垫205可形成于接触通孔215 (在图2e以点线表示)上方。如以下在说明图2d时所述，图2e的形状不规则接合垫205可分成第一部分表面区206A与第二部分表面区207A。在某些具体实施例中，第一部分表面区206A可用实质规则几何形状定义，例如图示于图2e的实质方形，而在其它具体实施例中，也可使用不同的实质规则几何形状，例如，实质矩形或八角形及其类似者。如以上在说明图2c的形状规则接合垫204时所述，由图2e的形状不规则接合垫205施加于底下金属化层的负载同样可与形状不规则接合垫205的整体组合表面区205A的几何性质沿着由半导体芯片200的中心203伸出及穿过形心205C的向量205V成正比。亦即，施加于形状不规则接合垫205的拉力负载(例如，拉力负载103T)与剪力负载(例如，剪力负载103S)基于形状不规则接合垫205的整体组合表面区205A而大体分布于该底下金属化层。此外，弯矩(例如，弯矩103M)基于形状不规则接合垫205沿着向量205V方向的长度205L而大体分布于该底下金属化层。因此，在其中不规则接合垫205的第一部分206有大小及形状与形状规则接合垫204的表面区204A实质相同的表面区206A的本发明示范具体实施例中，也包含实质沿着向量205V的连续第二部分207的形状不规则接合垫205会有大于长度204L的长度205L以及大于表面区204A的整体组合表面区205A。结果，由形状不规则接合垫205赋予底下金属化层的任何给定点的负载以及所得应力及应变可偏离在底下的敏感电路，以及可低于处境相似但是在形状规则接合垫204上的，从而有可能减少发生白凸块的可能性。各自图示于图2c及图2e的接合垫204及205可根据实质类似的加工步骤来形成。例如，最后金属化层，例如图Ic的金属化层104A，可形成于包含低k或ULK材料的金属化层上方，例如图Ic的金属化层104B。最后金属化层可由材料强度高于底下层的低k或ULK材料的典型电介质材料形成，例如二氧化硅、氮化硅及其类似者。接下来，最后金属化层经图案化成可形成接合垫开口(bond pad opening)于例如使用本技艺所习知的光刻技术形成于底下低k/ULK金属化层中的接触通孔上方。取决于特定接合垫的位置(亦即，中央区203C或角落区域200A-D)，形成于最后金属化层中的图案化接合垫开口的形状可与形状规则接合垫204(在中央区203C)或者是形状不规则接合垫205(在角落区域200A-D)的实质共形。之后，进行沉积工艺，例如电化学沉积工艺及其类似者，以在接合垫开口中以及在最后金属化层上方形成一层导电金属。取决于装置及/或加工流程要求，该导电金属可为铜、铝或彼等的合金。最后，进行平坦化工艺以由最后金属化层上方移除导电金属层的多余材料。如前述，在实质方形或矩形网格状图案上可形成形状规则接合垫204及形状不规则接合垫205。另外，在形状规则接合垫204的形状及大小与形状不规则接合垫205 (如图2c及图2e所示)的第一部分206实质相同的本发明具体实施例中，相比于中央区203C中的形状规则接合垫204的开口，用于在角落区域200A-D中形成形状不规则接合垫205的开 口的图案只需稍作调整。因此，在至少一些整合方案中，对于整体装置加工流程要求只有可忽略的影响。此外，如前述，半导体芯片200与承载基板在芯片封装工艺期间由CTE失配造成的热相互作用相应地在芯片200离芯片200的中心203最远的区域(亦即，角落区域200A-D)中较大。因此，具体实施例可获得减少白凸块缺陷的可能性的最大效益，在此是沿着向量205V实质安置不规则接合垫205的第二部分207，如图2e所示，以及与半导体芯片200的中心203的距离大于第一部分206。此时描述示意图示形状不规则接合垫205的第一、第二部分206、207的几何关系的图2f。如图2f所不,第一部分206有第一部分表面区206A与表面区形心206C,以及第二部分207有第二部分表面区207A与表面区形心207C。形心206C与半导体芯片200中心203有距离206R,以及形心207C与中心203有大于距离206R的距离207R。此外，在至少一些具体实施例中，形状不规则接合垫205可位在半导体芯片200上使得第一部分表面区206A的形心206C可在接触通孔215 (用点线表示)上方。另外，在某些示范具体实施例中，从上面俯视时，表面区206A没有任何部分与半导体芯片200中心线203X有超过距离206Y的距离，然而表面区207A至少有一部分可与中心线203X有大于距离206Y的距离207Y。同样，在其它具体实施例中，表面区206A没有任何部分与中心线203Y有超过距离206X的距离，然而表面区207A至少有一部分可与中心线203Y有大于距离206X的距离207X。图2g至图2k示意图示本揭示内容的其它示范形状不规则接合垫205，在此第一部分206由实质规则几何形状定义以及第二部分207由实质规则几何形状的至少一部分定义。例如，图2g至图2k各自图示形状不规则接合垫205，共系包含为实质方形的第一部分206，而图2g至图2k的第二部分207各自为不同实质规则几何形状的一部分。在图2g中，例如，第二部分207为实质圆形的一部分，而在图2h至图2k中，第二部分207各自为实质三角形、实质方形、实质六角形及实质八角形的一部分。其它实质规则几何形状可用于第二部分207，或也可使用任何不规则几何形状。另外，应注意，如前述，在其它示范具体实施例中，图示于图2g至图2k的第一部分206也可为任何实质规则几何形状而不是方形，或是它也可为不规则几何形状。图21根据本揭示内容示意图示另一示范形状不规则接合垫205，在此第一部分206为实质方形，但是在此第二部分207可由多个子部分构成，例如子部分207-1、207-2及207-3。此外，在至少一些具体实施例中，多个子部分207-1、207-2及207-3中的每一个也可至少为实质规则几何形状的一部分。例如，在图21的示范具体实施例中，子部分207-1、207-2及207-3各自可为实质矩形的一部分，而在其它具体实施例中，子部分207-1、207-2及207-3各自可为不同类型的实质规则几何形状的一部分。图2m示意图示又一示范形状不规则接合垫205，在此第一部分为实质方形，但是在此第二部分207可为有两个或更多子部分(例如，子部分207-1及207-2)的复合形。此夕卜，子部分207-1及207-2中的一或更多也可至少为实质规则几何形状的一部分，如前述。例如，在图2m的具体实施例中，第一子部分207-1为实质八角形的一部分，而复合形207的第二子部分207-2为实质方形。也可使用其它实质规则几何及不规则几何形状。此时描述示意图示本发明的其它示范接合垫结构的图3a至图3f。图3a示意图示代表性半导体芯片的接合垫304，在此接合垫304有实质类似上述·及图示于图2c的形状规则接合垫204的典型接合垫配置。如同形状规则接合垫204，接合垫304的表面区304A可具有实质规则几何形状，其中在图3a的示范具体实施例中，表面区·304A可为有长度304L及宽度304W的实质矩形。取决于整体装置设计及半导体芯片的接合垫布局，长度304L及宽度304W的尺寸范围可达200微米，而在特殊应用中，长度304L与宽度304W可约有40至50微米。此外，接合垫304有上表面304S，如图3a的剖面A-A所示，以及表面区304A有表面区形心304C。 图3b根据本揭示内容示意图示复合接合垫305的一示范具体实施例，其由基底接合垫部分306与在基底接合垫部分306上方的缓冲应变接合垫部分307构成，使得复合接合垫305有实质非平坦上表面305S。在某些示范具体实施例中，可沿着复合接合垫305的两边325A、325B安置缓冲应变接合垫部分307，以及大体被配置成可减少应变能量，如前述，在芯片封装工艺期间，由于CTE失配及随之发生的热相互作用而有此应变能量传输通过复合接合垫305以及进入任何底下金属化层。如图3b所示，在一些示范具体实施例中，基底接合垫部分306的大小及形状可实质类似图示于图3a及上述的接合垫304，亦即，在此基底接合垫部分306有代表实质规则几何形状(例如，实质矩形)的表面区306A、上表面306S、表面区形心306C、长度306L及宽度306W。缓冲应变接合垫部分307位在基底接合垫部分306的上表面306S上方，以及有可为不规则几何形状的表面区307A，以及位于基底接合垫部分306的上表面306S上方的上表面307S。此外，缓冲应变接合垫部分307的表面区307A也有表面区形心307C。在一些示范具体实施例中，缓冲应变接合垫部分307可为实质规则几何形状的一部分，例如，有长度307L及宽度307W的实质矩形(用图3b的点线表示)。此外，缓冲应变接合垫部分307可由沿着长度327L的第一部分307-1与沿着宽度307W的第二部分307-2构成，如图3b所示。另外，在至少一些具体实施例中，第一部分307-1可具有厚度328以及第二部分307-2可具有厚度329。取决于复合接合垫305的整体设计，在某些具体实施例中，厚度328约为长度307L的5-10%，而在其它示范具体实施例中，厚度329可约为宽度307W的5-10%。例如，这取决于复合接合垫305的整体尺寸及配置，厚度328、329可大约在2至10微米之间。也可使用第一、第二部分307-1、307-2的其它厚度328、329，两者可较大及较小。在本发明的某些示范具体实施例中，缓冲应变接合垫部分307可位于基底接合垫部分306上方使得部分307的第一部分307-1的边327A可紧邻部分306的边326A。此外，在至少一些具体实施例中，边327A可经对齐成与边326A实质平行及实质齐平，如图3b所示，而在其它示范具体实施例中，边327A可经对齐成与边326A实质平行但是与边326A有偏离距离330，如图3c所示。取决于装置设计要求，偏离距离330可大约在长度307L的5至10%之间，以及在某些具体实施例中，可大约在2至10微米之间。也可使用可较大及较小的其它偏离距离330。 同样，在其它示范具体实施例中，第二部分307-2的边327B也可紧邻基底接合垫部分306的边326B。此外，如同边327A，在某些具体实施例中，边327B可经对齐成与边326B实质平行及实质齐平，如图3b所示，而在其它示范具体实施例中，边327B可经对齐成与边326B实质平行但是与边326B有偏离距离331，如图3c所示。偏离距离331可大约在长度307L的5至10%之间，以及在某些具体实施例中，可大约在2至10微米之间。也可使用其它的偏离距离331。
在一些具体实施例中，长度307L可与长度306L(如图3b所示)实质相同，而在其它具体实施例中，长度307L可与长度306L不同。同样，在某些具体实施例中，宽度307W可与宽度306W(如图3b所示)实质相同，而在其它具体实施例中，宽度307W可与宽度306W不同。例如，图3d示意图示示范复合接合垫305，其中缓冲应变接合垫部分307的边327A、327B经对齐成与基底接合垫部分306的边326A、326B实质平行及实质齐平，长度307L/306L与宽度307W/306W之间有不同的关系。同样，图3e示意图示长度307L/306L与宽度307W/306W之间有不同关系的示范复合接合垫305，其中缓冲应变接合垫部分307的边327A、327B经对齐成与基底接合垫部分306的边326A、326B实质平行但是与其偏离。不过，应注意，以上揭示内容及相关附图应不被视为要用任何方式限制相对长度306L、307L中的任一者，或者是相对宽度306W、307W中的任一者，因为也可使用长度与宽度的其它相对组
八
口 ο如以上在说明图2a至图2m时所述，在芯片封装工艺期间由半导体芯片、承载基板的CTE失配造成的热相互作用相应地在半导体芯片离芯片中心最远的区域(例如，图2a的半导体芯片200的角落区域200A-D)中较大。因此，应了解，本发明具体实施例可获得减少白凸块缺陷的可能性的最大效益，在此复合接合垫305的额外材料缓冲应变接合垫部分307位于基底接合垫部分306上方但是尽可能远离有复合接合垫305形成于上的半导体芯片(未图示)的中心。此时描述图3f，其示意图示基底接合垫部分306与图3b的复合接合垫305的缓冲应变接合垫部分307的关系。图3f图示沿着向量305V安置的缓冲应变接合垫部分307，该向量305V落在有复合接合垫305形成于其上的半导体芯片(未图示，例如，上述及图示于图2a的半导体芯片200)的中心303与复合接合垫305之间。如图3f所示，在一示范具体实施例中，可大体将缓冲应变接合垫部分307定位成它紧邻于复合接合垫305中沿着向量305V方向离中心303最远的边。另外，在揭示于本文的至少一些具体实施例中，可安置复合接合垫305于在接触通孔315 (在图3f中用点线表示)上方的半导体芯片(未图示)上，而在某些具体实施例中，基底接合垫部分306的表面区306A的形心306C可位于接触通孔315上方。此外，形心306C与中心303有距离306R，以及缓冲应变接合垫部分307的表面区307A的形心307C与中心303有大于距离306R的距离307R。
另外，在某些示范具体实施例中，形心306C与半导体芯片(未图示)的中心线303X有距离306Y，而形心307C与中心线303X可有大于距离306Y的距离307Y。在其它具体实施例中，形心306C与半导体芯片(未图示)的中心线303Y可为距离306X，而形心307C与中心线303Y可有大于距离306X的距离307X。图3g至图3h根据本揭示内容示意图示其它示范复合接合垫305。图3g示意图示示范复合接合垫335，其与图3b及图3f的复合接合垫305实质类似，不过图3g的复合接合垫335更包括位于基底接合垫部分306上方的第二缓冲应变接合垫部分308。第二缓冲应变接合垫部分308有表面区308A及表面区形心308C，以及在基底接合垫部分306的上表面306S上方的上表面308S。形心308C与有复合接合垫335形成于其上的半导体芯片(未图示)的中心303有距离308R，距离308R小于由中心303至缓冲应
变接合垫部分307的形心307的距离307R。此外，在某些示范具体实施例中，上表面308S可与缓冲应变接合垫部分307的上表面307S实质共面，而在其它具体实施例中，相对于上表面306S，上表面308S可高于或低于上表面307S。在本揭示内容的某些具体实施例中，第二缓冲应变接合垫部分308沿着基底接合垫部分306的长度306L可具有厚度338，以及沿着宽度306W也可具有厚度339。另外，第二缓冲应变接合垫部分308可偏离缓冲应变接合垫部分307使得部分308不与部分307实体接触，如图3g所示。例如，第二缓冲应变接合垫部分308沿着长度306L可与缓冲应变接合垫部分307有偏离距离340以及沿着宽度306W有偏离距离341。此外，在一些示范具体实施例中，厚度338、339及偏离距离340、341可分别大约在长度306L或宽度306W的5至10%之间，这视情况而定，以及在某些具体实施例中，可大约在2至10微米之间。也可使用其它厚度及偏离距离。图3h示意图示与图3g的复合接合垫305实质类似的又一示范复合接合垫345，不过接合垫345更包括位于基底接合垫部分306上方的第三缓冲应变接合垫部分309。第三缓冲应变接合垫部分309有表面区309A与表面区形心309C，以及在基底接合垫部分306的上表面306S上方的上表面309S。形心309C与有复合接合垫345形成于其上的半导体芯片(未图示)的中心303有距离309R，距离309R小于距离307R及308R中的任一者。此外，在某些示范具体实施例中，上表面309S可与缓冲应变接合垫部分307及第二缓冲应变接合垫部分308的上表面307S及308S中的任一或两者实质共面，而在其它具体实施例中，相对于上表面306S，上表面309S可高于或低于上表面307S及308S中的一者或两者。与上述第二缓冲应变接合垫部分308类似，在某些具体实施例中，第三缓冲应变接合垫部分309沿着长度306L可具有厚度348，以及可具有宽度306W也可具有厚度349。第三缓冲应变接合垫部分309也与第二缓冲应变接合垫部分308偏离使得部分309不与部分308实体接触，如图3h所示。在至少一些示范具体实施例中，第三缓冲应变接合垫部分309沿着长度306L可与第二缓冲应变接合垫部分308有偏离距离350以及沿着宽度306W有偏离距离351。另外，在某些示范具体实施例中，厚度348、349与偏离距离350、351各自可大约在长度307L或宽度306L的5至10%之间，这视情况而定，以及在至少一具体实施例中，可大约在2至10微米之间。也可使用其它厚度及偏离距离。可根据实质相同的加工步骤来形成分别图示于图3b至图3f、3g及图3h的复合接合垫305、335及345。例如，可形成基底接合垫部分306，其与上文在说明接合垫204及205时提及的实质相同。在平坦化基底接合垫部分306的表面后，在最后金属化层上方可形成牺牲材料层，以及可进行后续图案化工艺以便定义缓冲应变接合垫部分307、308、309的开口。之后，可进行另一沉积工艺，例如电化学沉积工艺及其类似者，以便沉积第二层导电金属于缓冲应变接合垫部分307、308、309的开口中及牺牲层上方。该第二层导电金属可为可与基底接合垫部分306的导电金属键结的数种导电金属中之任一，例如铜、铝及彼等的合金。然后，可进行另一平坦化工艺以由牺牲材料层上方移除导电金属的第二层的多余部分。最后，用对于上金属化层基底接合垫部分306及应变诱发用接合垫部分307、308、309的材料有选择性的适当蚀刻工艺来移除该牺牲材料层。结果，本发明提供在芯片封装工艺期间控制或至少缓和半导体芯片与承载基板相互作用的影响的接合垫配置，由此可减少出现白凸块的可能性。以上所揭示的特定具体实施例均仅供图解说明，因为本领域的技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在以下权利要求有提及，不希望本发明受限于本文所 示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种半导体芯片,包括 至少一集成电路装置；以及 电气连接至该至少一集成电路装置的接合垫，从上面俯视时，该接合垫有对应至第一区部分与邻近该第一区部分的第二区部分的不规则整体配置，该第一区部分是由从上面俯视时的第一实质规则几何形状定义，其中，从上面俯视时，与该第一区部分的任何部分相t匕，该第二区部分有至少一部分与该半导体芯片的中心线有较大的距离。
2.根据权利要求I所述的半导体芯片，其中，该第二区部分是由从上面俯视时的第二实质规则几何形状的至少一部分定义。
3.根据权利要求2所述的半导体芯片，其中，该不规则整体配置更对应至邻近该第一区部分的第三区部分，该第三区部分是由从上面俯视时的第三实质规则几何形状的至少一部分定义，以及从上面俯视时，与该第一区部分的任何部分相比，从上面俯视时的该第三区部分的至少一部分与该中心线有较大的距离。
4.根据权利要求I所述的半导体芯片，其中，该接合垫定位成与该半导体芯片的角落紧邻。
5.根据权利要求4所述的半导体芯片，其中，该半导体芯片具有长度及宽度，以及该接合垫沿着该长度与该角落的距离在约为该长度的10%的第一距离内以及沿着该宽度与该角落的距离在约为该宽度的10%的第二距离内。
6.根据权利要求I所述的半导体芯片，其中，该第一实质规则几何形状为实质矩形。
7.根据权利要求2所述的半导体芯片，其中，该第二实质规则几何形状为实质八角形。
8.根据权利要求2所述的半导体芯片，其中，该第二几何形状为实质矩形。
9.根据权利要求I所述的半导体芯片，其中，该接合垫在含有至少一金属化层的金属化系统的最后金属化层中，该至少一金属化层包含电介质常数约为3. O或更低的低k电介质材料。
10.根据权利要求I所述的半导体芯片，其中，该接合垫与在该接合垫下面的金属化层的接触通孔电气接触，以及该第一实质规则几何形状的形心位于该接触通孔上方。
11.根据权利要求I所述的半导体芯片，更包含第二接合垫，其具有对应至与该第一实质规则几何形状实质相同的实质规则几何形状的配置，其中，该第二接合垫比该接合垫还要靠近该中心线。
12.—种半导体芯片,包括 至少一集成电路装置；以及 电气连接至该至少一集成电路装置的复合接合垫，该复合接合垫包括 对应至第一表面区的第一接合垫部分，该第一表面区由从上面俯视时的第一实质规则几何形状定义，其中，该第一实质规则几何形状有第一区形心，该第一区形心与该半导体芯片的中心有第一距离；以及 对应至第二表面区的第二接合垫部分，该第二表面区由从上面俯视时的第二实质规则几何形状的至少一部分定义，其中，该第二实质规则几何形状的该至少一部分有第二区形心，该第二区形心与该中心有大于该第一距离之第二距离。
13.根据权利要求12所述的半导体芯片，其中，该第一实质规则几何形状的至少一边与该第二实质规则几何形状的该至少一部分的至少一边紧邻。
14.根据权利要求13所述的半导体芯片，其中，该第一实质规则几何形状的该至少一边与该第二实质规则几何形状的该至少一部分的该至少一边实质对齐。
15.根据权利要求14所述的半导体芯片，其中，该第一实质规则几何形状的该至少一边与该第二实质规则几何形状的该至少一部分的该至少一边实质齐平。
16.根据权利要求12所述的半导体芯片，其中，该第二接合垫部分位在该第一接合垫部分上方。
17.根据权利要求16所述的半导体芯片，其中，该复合接合垫更包含位于该第一接合垫部分上方的第三接合垫部分，该第三接合垫部分对应至定义第三实质规则几何形状的至少一部分的第三表面区，以及该第三实质规则几何形状的该至少一部分有第三区形心，该第三区形心与该中心有不等于该第二距离的第三距离。
18.根据权利要求17所述的半导体芯片，其中，该第三接合垫部分的上表面与该第二接合垫部分的上表面实质共面。
19.根据权利要求17所述的半导体芯片，其中，该第三接合垫部分不与该第二接合垫部分实体接触。
20.根据权利要求12所述的半导体芯片，其中，该半导体芯片有长度及宽度，以及该复合接合垫沿着该长度与该半导体芯片的角落的距离在约为该长度的10%内以及沿着该宽度与该角落的距离在约为该宽度的10%内。
21.根据权利要求12所述的半导体芯片，其中，该第一实质规则几何形状为实质矩形。
22.根据权利要求12所述的半导体芯片，其中，该第二实质规则几何形状为实质矩形及实质八角形中的一者。
23.根据权利要求12所述的半导体芯片，其中，该复合接合垫在含有至少一金属化层的金属化系统的最后金属化层中，该至少一金属化层包含电介质常数约为3. O或更低的低k电介质材料。
24.根据权利要求12所述的半导体芯片，其中，该复合接合垫与在该复合接合垫下面的金属化层的接触通孔电气接触，以及该第一区形心位于该接触通孔上方。
25.根据权利要求12所述的半导体芯片，更包括电气连接至至少另一集成电路装置的接合垫，其中，该接合垫有对应至与该第一几何形状实质相同的第三实质规则几何形状的配置，以及该第三实质规则几何形状有第三区形心，该第三区形心与该中心有小于该第一距离的第三距离。
全文摘要
本发明涉及用于控制半导体芯片封装件相互作用的接合垫配置，大体有关于在半导体芯片封装操作期间比较不容易出现白凸块的精密半导体芯片。揭示于本文的一示范半导体芯片包含至少一集成电路装置以及电气连接至该至少一集成电路装置的接合垫。此外，该接合垫从上面俯视时有对应至第一区部分与邻近该第一区部分的第二区部分的不规则整体配置，该第一区部分由从上面俯视时的第一实质规则几何形状定义。另外，从上面俯视时，与该第一区部分的任何部分相比，该第二区部分与该半导体芯片的中心线有较大的距离，以及该接合垫电气连接至该至少一集成电路装置。
文档编号H01L23/528GK102956613SQ201210305299
公开日2013年3月6日 申请日期2012年8月24日 优先权日2011年8月26日
发明者V·W·瑞安 申请人:格罗方德半导体公司