专利名称：半导体器件及其制造方法
技术领域：
本文中讨论的实施方案涉及半导体器件及其制造方法。
背景技术：
氮化物半导体如GaN、AlN及InN等或者作为这些氮化物半导体的混合晶体的材料具有宽的带隙并且被用于高功率电子器件、短波长发光器件等。其中针对高功率器件，正在开发关于场效应晶体管(FET)或者更具体地关于高电子迁移率晶体管(HEMT)的技木。这种基于HEMT的氮化物半导体被用于高功率且高效率放大器、大功率开关器件等。例如，作为ー种氮化物半导体的GaN具有3. 4eV的带隙，其宽于Si的带隙(1.1eV) 或GaAs的带隙(1. 4eV)，并且具有高击穿电场强度。在GaN基HEMT中，形成有AlGaN/GaN异质结构，并且GaN被用作电子沟道层，AlGaN被用作电子供给层。由于AlGaN与GaN之间的晶格常数的差异所导致的晶格畸变，该AlGaN/GaN异质结构引起了压电极化，从而在GaN层中靠近界面处产生了高浓度的ニ维电子气(2DEG)。这种GaN基HMET的应用尤其关于用于电动车辆的高效率开关元件、高耐压功率元件等正在进行研究。从电路设计等方面来考虑等，強烈期望这种高耐压功率元件具有常断型特性。然而，因为高浓度的2DEG是由于极化差异所导致的，所以具有AlGaN/GaN异质结构的HEMT很难成为常断型。作为在不增加导通电阻的情况下使具有AlGaN/GaN异质结构的HEMT为常断型的方法，公开了在栅电极的正下方层叠P-GaN层的结构。根据这样的结构，可以从位于栅电极正下方的P-GaN层注入空穴，使得可以降低电子沟道层中2DEG的电子浓度。因此，可以将阈值电压转移至正极侧，使得HEMT为常断型而不增加导通电阻。专利文献日本公开特许公报号2002-35925专利文献日本公开特许公报号2008-98434现在将參考图1A和图1B对具有P-GaN层的常规HENT的示例进行详细描述。在具有该结构的HEMT中，在Si等衬底911上形成有缓冲层912、电子沟道层913以及电子供给层914。此外，在电子供给层914上待形成栅电极921的区域处形成有P-GaN层915。栅电极921形成在P-GaN层915上。源电极922和漏电极923形成在电子供给层914上。在具有该结构的HEMT中，在电子沟道层913中靠近形成电子沟道层913的i_GaN与形成电子供给层914的1-AlGaN的界面处产生了 2DEG 913a。然而，p_GaN层915的形成能够耗尽来自位于栅电极921正下方的2DEG 913a的部分的电子，从而使其可以为常断型。注意，在具有该结构的HEMT中，因为期望耗尽来自位于栅电极921正下方的2DEG 913a的部分的电子，所以P-GaN层915通常形成为与栅电极921的形状基本相同的形状。当向如图1A所示的形成有p-GaN层915的HEMT的源极与漏极之间施加电压吋，则产生如图1B所示的电场。更具体地，电场在栅极921的靠近漏极923的一侧达到峰值，从而产生电场在该位置处集中的状态。当电场如上所述集中吋，HEMT的总耐压减小。这可降低HEMT的可靠性并且由于施加在源极和漏极之间的电压甚至导致HEMT击穿。
发明内容
在使用氮化物半导体例如GaN等作为半导体材料的半导体器件中，这些实施方案的目的是提供可以在不増加导通电阻的情况下被设置为常断型的高度可靠的半导体器件及其制造方法。根据实施方案的ー个方面，半导体器件包括形成在衬底上的第一半导体层；形成在第一半导体层上的第二半导体层；形成在第二半导体层上的第三半导体层；形成在第三半导体层上的栅电扱；以及形成为与第二半导体层接触的源电极和漏电极，其中第三半导体层的半导体材料掺杂有P型杂质元素；并且第三半导体层具有朝着设置漏电极的ー侧突出超过栅电极的边缘的突出区域。本发明的目的和优点将借助于在权利要求中具体指出的要素及其 组合来实现和获得。应当理解，上述总体描述和以下的详细描述两者都是示例性和说明性的而不是对所要求保护的本发明的限制。
图1A是常规GaN基HEMT的结构图，图1B是示出其电场强度的图；图2A是根据第一实施方案的半导体器件的说明图，图2B是示出其电场强度的图；图3A至图3C是根据第一实施方案的半导体器件的制造方法的过程图(I)；图4A和图4B是根据第一实施方案的半导体器件的制造方法的过程图(2)；图5是根据第一实施方案的半导体器件中的漏极电压和漏极电流的特性图；图6是根据第二实施方案的半导体器件的结构图；图7A至图7C是根据第二实施方案的半导体器件的制造方法的过程图(I)；图8A至图SC是根据第二实施方案的半导体器件的制造方法的过程图(2)；图9是根据第二实施方案的半导体器件的制造方法的过程图(3)；图10是根据第二实施方案的半导体器件中突出区域的厚度和漏极电压的特性图；图11是根据第三实施方案的半导体器件的结构图；图12A至图12C是根据第三实施方案的半导体器件的制造方法的过程图⑴；图13A至图13C是根据第三实施方案的半导体器件的制造方法的过程图⑵；图14是根据第三实施方案的半导体器件的制造方法的过程图(3)；图15是根据第四实施方案的半导体器件的结构图；图16A至图16C是根据第四实施方案的半导体器件的制造方法的过程图⑴；图17A至图17C是根据第四实施方案的半导体器件的制造方法的过程图⑵；图18是根据第五实施方案的分立封装的半导体器件的说明图；图19是根据第五实施方案的电源装置的电路图；以及图20是根据第五实施方案的高功率放大器的结构图。
具体实施例方式在下文中，将对实施方案进行描述。注意，同样的附图标记表示同样的要素并且省略其描述。第一实施方案半导体器件參考图2A和图2B对根据第一实施方案的半导体器件进行描述。如图2A所示，在根据本实施方案的半导体器件中，在衬底11上依次形成有缓冲层12、用作第一半导体层的·电子沟道层13以及用作第二半导体层的电子供给层14。在电子供给层14的预定区域上，形成有用作第三半导体层的P-GaN层15，并且在如此形成的p-GaN层15上形成有栅电极21。此外，在电子供给层14上形成有源电极22和漏电极23。在本实施方案中，P-GaN层15使用掺杂有p型杂质元素Mg的GaN。因而，在本实施方案中，p-GaN层15也可以被称为P型掺杂层。此外，第三半导体层可以是任意层，只要是由P型氮化物半导体形成即可。在本实施方案中，P-GaN层15和栅电极21以如下方式形成在朝向漏电极23的ー侧上，使P-GaN层15的边缘15a定位成相比栅电极21的边缘21a更靠近漏电极23。在本实施方案的描述中，假定P-GaN层15的边缘15b与栅电极21的边缘21b在朝向源电极22的ー侧上彼此对准。作为ー个替代方案，边缘15b与边缘21b彼此没有对准。因此，p-GaN层15沿着源电极22至漏电极23的方向的宽度15W形成为使得沿着从源电极22至漏电极23的方向的宽度15W大于栅电极21的宽度21W。因而，在p_GaN层15中，形成了朝着漏电极23突出超过栅电极21的突出区域16。当p-GaN层15的边缘15b与栅电极21的边缘21b彼此对准时，突出区域16在朝向漏电极23的方向上的宽度Wl为15W-21W。如上所述的根据本实施方案的半导体器件的结构产生了例如图2B中由实线2A所示的电场分布。注意，虚线IA是图1B中示出的那条线并且由图1A所示的结构所产生。在根据本实施方案的半导体器件中，如由实线2A所示，电场在两处集中，ー处在栅电极21的边缘21a附近，另ー处在p-GaN层15的边缘15a附近。因此，可以减小在电场集中处电场強度的峰值。据推断，如上所述的电场在两处集中的原因是在位于栅电极21以及p-GaN层15正下方的区域处2DEG 13a中的布居(electron population)減少，从而导致如下所述的电场扩散。因此，通过在朝向漏电极23的ー侧形成比栅电极21的边缘21a更靠近漏电极23的p-GaN层15的边缘15a，可以减小电场强度的峰值并且可以增加半导体器件的总耐压。因而，在本实施方案中，位于p-GaN层15正下方的具有电子耗尽区域的2DEG 13a形成在电子沟道层13中靠近电子沟道层13与电子供给层14的界面处。当p-GaN层15的边缘15a相比栅电极21的边缘21a过于靠近漏电极23时，电子耗尽区域在2DEG 13a中扩大。这样的布置不是优选的，因为这增加了导通电阻。因此，优选地，突出区域16的宽度Wl满足Wl ^ 0. 8 XD，或更优选地，Wl ^ 0. 5 XD，其中D是栅电极21与漏电极23之间的距离。如果0 く W1，则可以获得本实施方案的效果。然而，在P-GaN层15的边缘15a与栅电极21的边缘21a彼此过于靠近吋，电场集中没有缓和。因此，优选地，突出区域16的宽度Wl满足IOOnm ( W1，或更优选地，200nm ( Wl。半导体器件制造方法接下来，參考图3A至图3C和图4A至图4B对制造根据第一实施方案的半导体器件的方法进行描述。首先，如图3A所示，借助于MOVPE方法通过外延生长各个层而在衬底11上形成缓冲层12、电子沟道层13、电子供给层14以及待由其形成P-GaN层15的p_GaN膜15A的氮化物半导体层。在本实施方案中，例如可以通过以下过程来形成缓冲层12 :首先形成约160nm厚的AlN缓冲层，然后在如此形成的AlN缓冲层上形成约500nm厚的AlGaN缓冲层。用作第一半导体层的电子沟道层13由约Ium厚的GaN形成。用作第二半导体层的电子供给层14由约20nm厚的AlGaN形成。由其形成用作第三半导体层的p_GaN层15的p-GaN膜15A形成为具有约IOOnm的厚度并且掺杂有作为杂质元素的Mg。P-GaN膜15A还可以包含In，Al等。
当通过MOVPE形成这些氮化物半导体层的膜时，将TMA(三甲基铝)用作Al的源气体，TMG(三甲基镓)用作Ga的源气体，NH3(氨)用作N的源气体。此外，Cp2Mg(ニ(环戊ニ烯基)镁)用作Mg的源气体。将这些源气体与氢气(H2)载气一起供应至MOVPE装置的反应室。当形成氮化物半导体层时，以IOOsccm至lOOOOsccm的流量来供应氨气。此外，当形成氮化物半导体层时，生长压カ为50托至300托并且生长温度为1000°C至1200°C。作为ー个替代方案，可以通过分子束外延(MBE)沉积代替MOVPE来形成上述氮化物半导体层。对于衬底11，例如，可以使用蓝宝石衬底、Si衬底或SiC衬底。在本实施方案中，将Si (III)衬底用作衬底11。缓冲层12中的AlGaN缓冲物以这样的方式形成当AlGaN缓冲物表示为AlxGagN时，X的值满足0.2 <X<0. 8。当电子供给层14表示为AlxGa1J吋，电子供给层14形成为使得X具有0.1至0. 3的值。在本实施方案中，电子供给层14形成为使得X的值为0. 2或Ala2Gaa8N。电子供给层14可以是1-AlGaN或n-AlGaN。当形成n型AlGaN时，掺杂Si作为杂质元素，使得Si的浓度为I X IO18CnT3至I X IO20CnT3,或者例如I X 1019cnT3。在这种情况下，例如，可以将SiH4或类似物质用作Si源气体。由其形成p-GaN层15的p_GaN膜15A由掺杂有作为杂质元素的Mg的GaN形成，其中Mg的掺杂浓度为5X IO18CnT3至5X 102°cnT3。在本实施方案中，用Mg对p-GaN膜15A进行掺杂，使得杂质浓度为I X 1019cm_3。刚沉积后的p-GaN膜15A在膜内包括氢原子，并且这样的氢原子与Mg结合。因而，Mg未被活化从而膜仍是高电阻性的。因此，在沉积之后在氮环境中进行热处理或类似处理以使氢原子从P-GaN膜15A脱附使得膜为p型的。在本实施方案的半导体器件中，P-GaN膜15A形成为具有在IOnm至150nm范围内的膜厚度。接下来，如图3B所示，在p-GaN膜15A上形成光刻胶图案31。具体地，通过在p_GaN膜15A之上涂覆光刻胶，然后使用光刻装置进行曝光和显影处理而在形成p-GaN层15的区域上形成光刻胶图案31。接下来，如图3C所示，使用反应性离子蚀刻(RIE)或类似方法进行干法蚀刻以从未形成光刻胶图案31的暴露区移除P-GaN膜15A，从而形成p-GaN层15。以该方法，可以在电子供给层14的预定区上形成P-GaN层15。在通过RIE或类似方法的干法蚀刻中，氯气例如C12、BC13等可以用作蚀刻气体。之后，用有机溶剂或类似物质移除光刻胶图案31。接下来，如图4A所示，在电子供给层14上形成源电极22和漏电极23。具体地，通过在电子供给层14之上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来形成光刻胶图案(图中未示出)。光刻胶图案在待形成源电极22和漏电极23的区域之上具有开ロ。接着，沉积Ti/Al多层金属膜，然后将其浸入到有机溶剂或类似物中以通过剥离方法将沉积在光刻胶图案上的Ti/Al多层金属膜连同光刻胶图案本身一起移除。因而，形成了由Ti/Al制成的源电极22和漏电极23。在Ti/Al多层金属膜中，Ti的厚度约为30nm，Al的厚度约为300nm。接着，以约600°C的温度进行快速热退火(RTA)以形成欧姆接触。接下来，如图4B所示，在p-GaN层15上形成栅电极21。栅电极21形成为使得P-GaN层15具有预定的突出区域16。具体地，通过在P-GaN层15上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来形成光刻胶图案(图中未示出)。光刻胶图案在待形成栅电 极21的区域之上具有开ロ。接着，沉积Ni/Au多层金属膜，然后将其浸入有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ni/Au多层金属膜连同光刻胶图案本身一起移除。因而，形成了由Ni/Au制成的栅电极21。在Ni/Au多层金属膜中，Ni的厚度约为IOOnm,Au的厚度约为300nm。在如上所述形成的根据本实施方案的半导体器件中,p_GaN层15上的突出区域16的宽度Wl约为2 u m。作为实施例1，在图5中示出了根据第一实施方案的半导体器件中漏极电压与漏极电流之间的关系。对比例I是具有如在图1中示出的结构的半导体器件，在对比例I中，除了在P-GaN层915上没有形成突出区域外，半导体器件是在与实施例1的条件基本相同的条件下制造的。如图5所示，根据本实施方案的实施例1的半导体器件的耐压约为90V以上，而根据对比例I的半导体器件的耐压约为40V。因此，可以提高绝缘耐压。如上所述，根据实施例1的半导体器件的绝缘耐压提高的原因是通过在P-GaN层15上形成突出区域16缓和了电场集中。第二实施方案接下来，对根据第二实施方案的半导体器件进行描述。如图6所示，在根据本实施方案的半导体器件中，在衬底11上依次形成有缓冲层12、用作第一半导体层的电子沟道层13以及用作第二半导体层的电子供给层14。在电子供给层14的预定区域上形成有用作第三半导体层的P-GaN层115，并且在如此形成的p-GaN层115上形成有栅电极21。此外，在电子供给层14上形成有源电极22和漏电极23。在本实施方案中，P-GaN层115使用掺杂有P型杂质元素Mg的GaN。p-GaN层115以如下方式形成在朝向漏电极23的ー侧，p_GaN层115的边缘115a朝着漏电极23突出超过栅电极21的边缘21a，从而形成突出区域116。突出区域116形成在P-GaN层115的边缘115a与p-GaN层115的部分115c之间，所述部分115c在朝向漏电极23—侧与栅电极21的边缘21a对准。在突出区域116中，朝向漏电极23的宽度即从P-GaN层115的一部分115c到边缘115a的宽度将被称为W2。此外，p_GaN层115的突出区域116以如下方式形成其厚度即从P-GaN层115的一部分115c到边缘115a的区域的厚度H2小于在栅电极21正下方的P-GaN层115的厚度H1。此外，在朝向源电极22的ー侧，P-GaN层115的边缘115b与栅电极21的边缘21b彼此对准。
在根据本实施方案的半导体器件中，突出区域116的厚度较薄。结果，在突出区域116正下方的区域处的2DEG 13a中允许电子存在，尽管电子浓度小于位于没有形成p_GaN层115的区域正下方的区域的电子浓度。因此，在缓和电场集中的同时还可以减轻导通电阻的增加。当p-GaN层115的边缘115a形成为相比栅电极21的边缘21a过于靠近漏电极23时，具有较小的电子浓度的区域在2DEG 13a内扩大。因而，这样的布置不是优选的，因为这增加了导通电阻。从而，优选地，突出区域116的宽度W2满足W2彡0. 8XD，或更优选地满足W2彡0.5 XD，其中D是栅电极21与漏电极23之间的距离。当0 <W2时，可以获得本实施方案的效果。然而，当P-GaN层115的边缘115a与栅电极21的边缘21a彼此过于靠近时，电场集中没有缓和。因此，优选地，突出区域116的宽度W2满足IOOnm彡W2，或更优选地满足200nm彡W2。半导体器件制造方法·接下来，參考图7A至图7C、图8A至图8C和图9对制造根据第二实施方案的半导体器件的方法进行描述。首先，如图7A所示，通过使用MOVPE方法外延地生长各个层以在衬底11上形成缓冲层12、电子沟道层13、电子供给层14以及待由其形成P-GaN层115的p_GaN膜115A的氮化物半导体层。在本实施方案中，例如可以通过以下过程形成缓冲层12 :首先形成约160nm厚的AlN缓冲层，然后在如此形成的AlN缓冲层上形成约500nm厚的AlGaN缓冲层。用作第一半导体层的电子沟道层13由约Iu m厚的GaN形成。用作第二半导体层的电子供给层14由约20nm厚的AlGaN形成。由其形成用作第三半导体层的p-GaN层115的p-GaN膜115A形成为具有约IOOnm的厚度并且用Mg作为杂质元素进行掺杂。p_GaN膜115A还可以包括In, Al 等。接下来，如图7B所示，在p-GaN膜115A上形成光刻胶图案31。具体地，通过在P-GaN膜115A上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来在形成p-GaN层115的区域上形成光刻胶图案31。接下来，如图7C所示，使用RIE或类似方法进行干法蚀刻以从未形成光刻胶图案31的暴露区域中移除P-GaN膜115A，从而形成p-GaN层115。在通过RIE或类似方法的干法蚀刻中，氯气例如C12、BC13等可以用作蚀刻气体。接着，用有机溶剂或类似物质移除光刻胶图案31。接下来，如图8A所示，在p-GaN层115上形成光刻胶图案132。光刻胶图案132在形成突出区域116的区域处具有开ロ。具体地，通过在P-GaN层115上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来形成在形成突出区域116的区域处具有开ロ的光刻胶图案132。接下来，如图8B所示，使用RIE或类似方法进行干法蚀刻以移除p_GaN层115的一部分使之在没有光刻胶图案132形成的暴露区域处较薄，从而形成突出区域116。之后，用有机溶剂或类似物质移除光刻胶图案132。因而，在电子供给层14的预定区域上形成具有突出区域116的p-GaN层115。接下来，如图8C所示，在电子供给层14上形成源电极22和漏电极23。具体地，通过在电子供给层14上涂覆光刻胶然后使用光刻装置进行曝光和显影来形成光刻胶图案(图中未示出)。光刻胶图案在待形成源电极22和漏电极23的区域上具有开ロ。接着，沉积Ti/Al多层金属膜，然后将其浸入有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ti/Al多层金属膜和光刻胶图案移除。因而，形成了由Ti/Al制成的源电极22和漏电极23。在Ti/Al多层金属膜中，Ti的厚度约为30nm，Al的厚度约为300nm。随后，以约600°C的温度进行快速热退火以形成欧姆接触。接下来，如图9所示，在p-GaN层115上除了其上待形成突出区域116的区域之外的区域处形成栅电极21。具体地，通过在P-GaN层115上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来形成光刻胶图案(图中未示出)。光刻胶图案在待形成栅电极21的区域之上具有开ロ。接着，沉积Ni/Au多层金属膜，然后将其浸入到有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ni/Au多层金属膜连同光刻胶图案本身一起移除。因而，形成了由Ni/Au制成的栅电极21。在Ni/Au多层金属膜中，Ni的厚度约为IOOnm而Au的厚度约为300nm。 在如上所述形成的根据本实施方案的半导体器件中，p-GaN层115中朝着漏电极23突出超过栅电极的边缘的区域即P-GaN层115的突出区域116具有约为2 y m的宽度W2。图10示出了在根据本实施方案的半导体器件中P-GaN层115的突出区域116的厚度H2与用作耐压的漏极电压Vsd之间的关系。如图10所示，可以通过将突出区域116形成为厚度H2等于IOnm或更大来获得约为100V或更大的漏极电压。在本实施方案中，p-GaN层115的突出区域116可以形成为阶梯状形状。具体地，可以通过重复图8A中所示的形成期望的光刻胶图案的步骤和图SB中所示的干法蚀刻的步骤来将突出区域116形成为阶梯状形状。除上述内容以外，本实施方案的内容与第一实施方案的内容相似。第三实施方案接下来，对根据第三实施方案的半导体器件进行描述。如图11所示，在根据本实施方案的半导体器件中，在衬底11上依次形成有缓冲层12、用作第一半导体层的电子沟道层13以及用作第二半导体层的电子供给层14。在电子供给层14的预定区域上形成有用作第三半导体层的P-GaN层215，并且在如此形成的P-GaN层215上形成有栅电极21。此外，在电子供给层14上形成有源电极22和漏电极23。在本实施方案中，p-GaN层215使用掺杂有P型杂质元素Mg的GaN。p-GaN层215按以下方式形成在朝向漏电极23的ー侧，p_GaN层215的边缘215a朝着漏电极23突出超过栅电极21的边缘21a，从而形成突出区域216。突出区域216在P-GaN层215的边缘215a与部分215c之间形成，所述部分215c在朝向漏电极23的ー侧与栅电极21的边缘21a对准。在朝向源电极22的ー侧，p-GaN层215的边缘215b与栅电极21的边缘21b彼此对准。此外，突出区域216按以下方式形成随着距部分215c的距离朝着边缘215a増加，即，随着距漏电极23侧的距离沿着朝向设置有漏电极23的位置的方向増加，突出区域216的厚度逐渐减小。通过形成如上所述的具有逐渐减小的厚度的突出区域216，在突出区域216正下方的2DEG 13a中允许电子以如下方式分布随着距位于边缘215a正下方的位置的距离朝着位于部分215c正下方的位置増加，电子浓度逐渐减小。因此，在进ー步缓和电场集中的同时还可以减轻导通电阻的増加。在突出区域216中，朝向漏电极23的宽度即从所述部分215c到p-GaN层215的边缘215a的宽度将被称为W3。当p-GaN层215的边缘215a形成为相比栅电极21的边缘21a过于靠近漏电极23时，电子耗尽区域在2DEG 13a内扩大。这种布置不是优选的，因为它增加了导通电阻。因此，优选地，突出区域216的宽度W3满足W3 ^ 0. 8XD，或更优选地满足W3 ^ 0. 5XD，其中D是栅电极21与漏电极23之间的距离。当0 <W3时，可以获得本实施方案的效果。然而，当P-GaN层215的边缘215a与栅电极21的边缘21a彼此过于靠近时，电场集中没有缓和。因此，优选地，突出部216的宽度W3满足IOOnm彡W3,或更优选地200nm彡W3。半导体器件制造方法接下来，參考图12A至图12C、图13A至图13C和图14对制造根据第三实施方案的半导体器件的方法进行描述。首先，如图12A所示，通过使用MOVPE方法通过外延生长各个层而在衬底11上形成缓冲层12、电子沟道层13、电子供给层14以及待由其形成P-GaN层215的p_GaN膜215A的氮化物半导体层。在本实施方案中，例如可以通过以下过程来形成缓冲层12 :首先形成约160nm厚的AlN缓冲层然后在如此形成的AlN缓冲层上形成约500nm厚的AlGaN缓冲层。用作第一半导体层的电子沟道层13由约I Pm厚的GaN形成。用作第二半导体层的电子供给层14由约20nm厚的AlGaN形成。由其形成用作第三半导体层的p_GaN层215的p-GaN膜215A形成为具有约IOOnm的厚度并且用Mg作为杂质元素进行掺杂。p-GaN膜215A还可以包括In、Al等。接下来，如图12B所示，在p-GaN膜215A上形成光刻胶图案31。具体地，通过在P-GaN膜215A上涂覆光刻胶，然后使用光刻装置进行曝光和显影处理来在形成p_GaN层215的区域上形成光刻胶图案31。接下来，如图12C所示，使用RIE或类似方法进行干法蚀刻以从没有光刻胶图案31的暴露区域移除P-GaN膜215A，从而形成p_GaN层215。在通过RIE或类似方法的干法蚀刻中，氯气例如C12、BC13等可以用作蚀刻气体。之后，用有机溶剂或类似物质移除光刻胶图案31。接下来，如图13A所示，在p-GaN层215上形成光刻胶图案232。光刻胶图案232在形成突出区域216的区域处具有开ロ。具体地，通过在P-GaN层215上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来形成在形成突出区域216的区域处具有开ロ的光刻胶图案232。接下来，如图13B所示，使用RIE或类似方法进行干法蚀刻以移除p-GaN层215的一部分使得在未形成光刻胶图案232的暴露区域处形成斜坡状形状，从而形成突出区域216。具体地，在干法蚀刻期间通过相对于衬底11倾斜地注入离子形成具有斜坡状形状的突出区域216。之后，用有机溶剂或类似物质移除光刻胶图案232。因而，在电子供给层14的预定区域上形成具有突出区域216的p-GaN层215。接下来，如图13C所示，在电子供给层14上形成源电极22和漏电极23。具体地，通过在电子供给层14上涂覆光刻胶然后使用光 刻装置进行曝光和显影来形成光刻胶图案(图中未示出)。光刻胶图案在待形成源电极22和漏电极23的区域之上具有开ロ。接着，沉积Ti/Al多层金属膜，然后将其浸入有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ti/Al多层金属膜和光刻胶图案本身移除。因而，形成了由Ti/Al制成的源电极22和漏电极23。在Ti/Al多层金属膜中，Ti的厚度约为30nm而Al的厚度约为300nm。随后，以约600°C的温度进行快速热退火以形成欧姆接触。接下来，如图14所示，在p-GaN层215上除了待形成突出区域216的区域之外的区域处形成栅电极21。具体地，通过在p-GaN层215上涂覆光刻胶，然后使用光刻装置进行曝光和显影处理来形成光刻胶图案(图中未示出)。光刻胶图案在待形成栅电极21的区域上具有开ロ。接着，沉积Ni/Au多层金属膜，然后将其浸入到有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ni/Au多层金属膜连同光刻胶图案本身一起移除。因而，形成了由Ni/Au制成的栅电极21。在Ni/Au多层金属膜中，Ni的厚度约为100nm，Au的厚度约为300nm。在如上所述形成的根据本实施方案的半导体器件中，p-GaN层215的突出区域216即p-GaN层215中朝向漏电极23突出超过栅电极的边缘的区域具有约为2 u m的宽度W3。除上述内容外，本实施方案的内容与第二实施方案的内容相似。第四实施方案半导体器件參考图15对根据第四实施方案的半导体器件进行描述。如图15所示，在根据本实施方案的半导体器件中，在衬底11上依次形成有缓冲层12、用作第一半导体层的电子沟道层13以及用作第二半导体层的电子供给层14。在电子供给层14的预定区域上，形成有用作第三半导体层的P-GaN层15，并且在如此形成的p-GaN层15上形成有用作栅电极绝缘膜的绝缘膜350。此外，在P-GaN层15上方形成栅电极21，在p-GaN层15与栅电极21之间具有绝缘膜350。此外，在电子供给层14上形成有源电极22和漏电极23。在本实施方案中，P-GaN层15使用掺杂有p型杂质元素Mg的GaN。在本实施方案中，P-GaN层15和栅电极21以如下方式形成在朝向漏电极23的ー侧，使P-GaN层15的边缘15a定位成相比栅电极21的边缘21a更靠近漏电极23。在本实施方案的描述中，假定在朝向源电极22 —侧p-GaN层15的边缘15b与栅电极21的边缘21b彼此对准。作为ー个替代方案，边缘15b与边缘21b没有彼此对准。因而，在P-GaN层15中，形成了朝着漏电极23突出超过栅电极21的突出区域16。在突出区域16中，朝向漏电极23的宽度即从栅电极21的边缘21a到p-GaN层15的边缘15a的宽度将被称为Wl。在根据本实施方案的半导体器件中，由于形成了用作栅电极绝缘膜的绝缘膜350，所以可以进ー步减少栅极漏电流。因而，如第一实施方案的情形，在本实施方案中，在电子沟道层13中电子沟道层13与电子供给层14的界面附近形成了在P-GaN层15正下方具有电子耗尽区域的2DEG13a。半导体器件制造方法接下来，參考图16A至图16C和图17A至图17C对制造根据第四实施方案的半导体器件的方法进行描述。首先，如图16A所示，通过使用MOVPE通过外延生长各个层而在衬底11上形成缓冲层12、电子沟道层13、电子供给层14以及待由其形成P-GaN层15的p-GaN膜15A的氮化物半导体层。在本实施方案中，例如可以通过以下过程来形成缓冲层12 :首先形成厚度约160nm的AlN缓冲层，然后在如此形成的AlN缓冲层上形成厚度约500nm的AlGaN缓冲层。用作第一半导体层的电子沟道层13由约I Pm厚的GaN形成。用作第二半导体层的电子供给层14由约20nm厚的AlGaN形成。由其形成用作第三半导体层的p_GaN层15的p-GaN膜15A形成为具有约IOOnm的厚度并且用Mg作为杂质元素进行掺杂。p_GaN层15还可以包括In、Al等。接下来，如图16B所示，在p-GaN膜15A上形成光刻胶图案31。具体地，通过在P-GaN膜15A上涂覆光刻胶然后使用光刻装置进行曝光和显影处理来在形成p-GaN层15的区域上形成光刻胶图案31。接下来，如图16C所示，使用RIE或类似方法进行干法蚀刻以从没有形成光刻胶图案31的暴露区域移除P-GaN膜15A，从而形成p-GaN层15。以该方法，可以在电子供给层14的预定区域之上形成P-GaN层15。在通过RIE或类似方法的干法蚀刻中，氯气例如Cl2、BCl3等可以用作蚀刻气体。之后，用有机溶剂或类似物质移除光刻胶图案31。 接下来，如图17A所示，在电子供给层14上形成源电极22和漏电极23。具体地，通过在电子供给层14上涂覆光刻胶然后使用光刻装置进行曝光和显影来形成光刻胶图案(图中未示出)。光刻胶图案在待形成源电极22和漏电极23的区域上具有开ロ。接着，沉积Ti/Al多层金属膜，然后将其浸入到有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ti/Al多层金属膜和光刻胶图案本身移除。因而，形成了由Ti/Al制成的源电极22和漏电极23。在Ti/Al多层金属膜中，Ti的厚度约为30nm，Al的厚度约为300nm。随后，以约600°C的温度进行快速热退火以形成欧姆接触。接下来，如图17B所示，在p-GaN层15上形成用作栅电极绝缘膜的绝缘膜350。具体地，进行原子层沉积(ALD)过程以沉积氧化铝膜使得其具有约IOnm的厚度。接下来，如图17C所示，在p-GaN层15上方形成栅电极21，在p-GaN层15与栅电极21之间具有绝缘膜350。栅电极21形成为使得p-GaN层15具有预定的突出区域16。具体地，通过在绝缘膜350上涂覆光刻胶，然后使用光刻装置进行曝光和显影处理来形成光刻胶图案(图中未示出)。光刻胶图案在待形成栅电极21的区域上具有开ロ。随后，沉积Ni/Au多层金属膜，然后将其浸入到有机溶剂或类似物质中以通过剥离方法将沉积在光刻胶图案上的Ni/Au多层金属膜连同光刻胶图案本身一起移除。因而，形成了由Ni/Au制成的栅电极21。在Ni/Au多层金属膜中，Ni的厚度约为lOOnm，Au的厚度约为300nm。在如上所述形成的根据本实施方案的半导体器件中，P-GaN层15上的突出区域16的宽度Wl约为2 u m。除上述内容以外，本实施方案的内容与第一实施方案的内容相似。第五实施方案接下来，对第五实施方案进行描述。本实施方案涉及封装的半导体器件、电源和高频放大器。通过分立封装根据第一至第四实施方案的半导体器件之一来形成根据本实施方案的封装的半导体器件。參考图18对这样的分立封装的半导体器件进行描述。注意，图18示意性地示出了分立封装的半导体器件的内部结构，而且电极布置等可以与第一至第四实施方案中所指出的不同。
首先，使用划片或类似方法通过对根据第一至第四实施方案之一制造的半导体器件进行切割形成作为GaN基半导体HEMT的半导体芯片410。使用管芯粘合剂430如钎料等将半导体芯片410固定在引线框420上。半导体芯片410对应于根据第一至第四实施方案的半导体器件之一。接下来，通过接合线431将栅电极411连接到栅极引线421，通过接合线432将源电极412连接到源极引线422以及通过接合线433将漏电极413连接到漏极引线423。接合线431、接合线432和接合线433由金属材料例如Al等制成。此外，在本实施方案中，栅电极411是连接到根据第一至第四实施方案的半导体器件之一的栅电极21的栅电极焊垫。源电极412是连接到根据第一至第四实施方案的半导体器件之一的源电极22的源电极焊垫。漏电极413是连接到根据第一至第四实施方案的半导体器件之一的漏电极23的漏电极焊垫。接下来，通过传递模制法借助于模制树脂440进行树脂密封。从而，可以制造GaN 基半导体HEMT的分立封装半导体器件。接下来，对根据本实施方案的电源和高频放大器进行描述。根据本实施方案的电源和高频放大器各自使用根据第一至第四实施方案的半导体器件之一。首先，參考图19对根据本实施方案的电源进行描述。根据本实施方案的电源460包括高压一次侧电路461、低压二次侧电路462以及设置在一次侧电路461与二次侧电路462之间的变压器463。一次侧电路461包括AC电源464、所谓的桥式整流电路465、多个开关元件466 (在图19示出的实施例中是四个)、单个开关元件467等。二次侧电路462包括多个开关元件468(在图19示出的实施例中是三个)。在图19示出的实施例中，根据第一至第四实施方案的半导体器件用作一次侧电路461的开关兀件466和开关兀件467。优选地，一次侧电路461的开关元件466和开关元件467为常断型半导体器件。二次侧电路462中使用的开关元件468是由硅形成的典型的金属绝缘体半导体场效应晶体管(MISFET)。接下来，參考图20对根据本实施方案的高频放大器进行描述。根据本实施方案的高频放大器470可以用作例如用于移动电话基站的功率放大器。高频放大器470包括数字预失真电路471、混频器472、功率放大器473以及定向耦合器474。数字预失真电路471补偿输入信号的非线性失真。混频器472将AC信号与非线性失真得到补偿的输入信号进行混合。功率放大器473将与AC信号混合了的输入信号放大。在图20示出的示例中，功率放大器473包括根据第一至第四实施方案的半导体器件之一。定向I禹合器474对输入信号和/或输出信号进行监测，或者执行其它处理。在图20示出的电路中，例如，可以通过转换开关来由混频器472将输出信号与AC信号混合，然后发送混合信号至数字预失真电路471。本文中所列举的所有示例和限制性语言意在于教示的目的以帮助读者理解本发明以及由发明人所贡献的进ー步促进本领域技术的概念，并且应该被解释为不限于这些具体地记载的示例和条件,本说明书中的这些示例的组织也不涉及对本发明优劣性的表示。尽管详细地描述了本发明的实施方式，但是应当理解，在不脱离本发明的精神和范围的前提下可以对本发明做出各种改变、替换和变化。
权利要求
1.一种半导体器件，包括 形成在衬底上的第一半导体层； 形成在所述第一半导体层上的第二半导体层； 形成在所述第二半导体层上的第三半导体层； 形成在所述第三半导体层上的栅电极；和 形成为与所述第二半导体层接触的源电极和漏电极； 其中所述第三半导体层的半导体材料掺杂有P型杂质元素；以及所述第三半导体层具有朝着设置有所述漏电极的一侧突出超过所述栅电极的边缘的突出区域。
2.根据权利要求1所述的半导体器件， 其中所述突出区域在朝向所述漏电极的方向上具有等于或大于IOOnm的宽度；以及 所述宽度等于或小于0. 8XD，其中D是所述栅电极与所述漏电极之间的距离。
3.根据权利要求1所述的半导体器件， 其中所述第三半导体层在所述突出区域中比在其上方形成所述栅电极的区域中更薄。
4.根据权利要求3所述的半导体器件， 其中所述突出区域的厚度等于或大于10nm。
5.根据权利要求1所述的半导体器件， 其中随着从形成所述栅电极的区域的边缘朝着形成所述漏电极的一侧的距离增加，所述第三半导体层在所述突出区域中的厚度逐渐减小。
6.根据权利要求1所述的半导体器件， 其中在所述第三半导体层与所述栅电极之间设置有绝缘膜。
7.根据权利要求6所述的半导体器件， 其中所述绝缘膜由氧化铝形成。
8.根据权利要求1所述的半导体器件， 其中所述P型杂质元素为Mg。
9.根据权利要求1所述的半导体器件， 其中所述第一半导体层、所述第二半导体层和所述第三半导体层由各自的氮化物半导体形成。
10.根据权利要求1所述的半导体器件， 其中所述第三半导体层的所述半导体材料为包含GaN的材料。
11.根据权利要求1所述的半导体器件， 其中所述第一半导体层由包含GaN的材料形成。
12.根据权利要求1所述的半导体器件， 其中所述第二半导体层由包含AlGaN的材料形成。
13.一种电源，其包括半导体器件， 其中所述半导体器件包括 形成在衬底上的第一半导体层； 形成在所述第一半导体层上的第二半导体层； 形成在所述第二半导体层上的第三半导体层；形成在所述第三半导体层上的栅电极；和 形成为与所述第二半导体层接触的源电极和漏电极； 其中所述第三半导体层的半导体材料掺杂有P型杂质元素；以及所述第三半导体层具有朝着设置有所述漏电极的一侧突出超过所述栅电极的边缘的突出区域。
14.一种放大器，其包括半导体器件， 其中所述半导体器件包括 形成在衬底上的第一半导体层； 形成在所述第一半导体层上的第二半导体层； 形成在所述第二半导体层上的第三半导体层； 形成在所述第三半导体层上的栅电极；和 形成为与所述第二半导体层接触的源电极和漏电极； 其中所述第三半导体层的半导体材料掺杂有P型杂质元素；以及所述第三半导体层具有朝着设置有所述漏电极的一侧突出超过所述栅电极的边缘的突出区域。
15.一种制造半导体器件的方法，包括 在衬底上依次沉积第一半导体层和第二半导体层； 在所述第二半导体层上的预定区域处形成第三半导体层，所述第三半导体层包含P型杂质元素； 形成与所述第二半导体层接触的源电极和漏电极；以及 在所述第三半导体层上形成栅电极； 其中所述第三半导体层的在所述漏电极侧上的边缘形成为比所述栅电极的在所述漏电极侧上的边缘更靠近所述漏电极。
16.根据权利要求15所述的制造半导体器件的方法， 其中形成所述第三半导体层包括在所述第二半导体层上沉积包含所述P型杂质元素的膜；以及随后从除了所述预定区域之外的区域移除包含所述P型杂质元素的所述膜。
17.根据权利要求15所述的制造半导体器件的方法， 其中，在所述第三半导体层中，在所述漏电极侧上没有形成所述栅电极的区域为突出区域， 所述方法还包括在形成所述第三半导体层以后，将所述第三半导体层的在所述突出区域中的厚度相比在所述栅电极正下方的区域的厚度减薄。
18.根据权利要求15所述的制造半导体器件的方法， 其中在所述漏电极侧上所述第三半导体层的没有形成所述栅电极的区域为突出区域；以及 在形成所述第三半导体层以后，通过相对于所述衬底倾斜地注入离子的干法蚀刻来移除所述第三半导体层的一部分，使得所述第三半导体层的厚度随着位置从设置有所述栅电极的一侧向设置有所述漏电极的一侧移动而逐渐地减小。
19.根据权利要求15所述的制造半导体器件的方法，还包括 在所述第三半导体层上形成绝缘膜；其中所述栅电极形成在所述第三半导体层上方，所述绝缘膜处于它们之间。
20.根据权利要求15所述的制造半导体器件的方法，其中所述P型杂质元素为Mg。
全文摘要
本发明涉及半导体器件及其制造方法。所述半导体器件包括形成在衬底上的第一半导体层、形成在第一半导体层上的第二半导体层、形成在第二半导体层上的第三半导体层、形成在第三半导体层上的栅电极以及与第二半导体层相接触形成的源电极和漏电极，其中第三半导体层的半导体材料掺杂有p型杂质元素，并且第三半导体层具有朝着设置有漏电极的一侧突出超过栅电极的边缘的突出区域。
文档编号H01L21/335GK103022121SQ20121034815
公开日2013年4月3日 申请日期2012年9月18日 优先权日2011年9月27日
发明者小谷淳二 申请人:富士通株式会社