一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；在所述栅极结构两侧的半导体衬底中形成凹槽；在所述半导体衬底上形成一掺杂材料层，以完全覆盖所述凹槽的侧壁和底部；执行一退火过程，以形成包围所述凹槽的扩散层；去除所述掺杂材料层；在所述凹槽中形成嵌入式锗硅层。根据本发明，能够减小所述嵌入式锗硅和所述半导体衬底相交界的区域的结漏电，不影响半导体器件的性能。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种减少半导体器件的嵌入式锗硅区域的结漏电的方法。
【背景技术】
[0002]为了使采用50nm以下节点工艺制造的半导体器件具有良好的性能，在所述半导体器件的源/漏区和沟道区之间应形成超浅结。对于所述半导体器件的PMOS部分而言，通常在PMOS部分的源/漏区形成嵌入式锗硅来提高PMOS部分的沟道区的载流子迁移率，以进一步提升所述半导体器件的性能。
[0003]所述嵌入式锗硅通常为Σ状，其采用如下工艺步骤形成:首先，需要联合采用干法蚀刻和湿法蚀刻在半导体衬底的将要形成源/漏区的部分形成Σ状凹槽，所述干法蚀刻过程结束之后，在所述源/漏区中形成碗状或垂直凹槽；接着，利用湿法蚀刻在所述半导体衬底的不同晶向上的蚀刻速率的不同，即相对于所述半导体衬底的水平及垂直方向的蚀刻速率快，其它方向蚀刻速率慢的特点，蚀刻所述碗状或垂直凹槽，以在所述半导体衬底中形成Σ状凹槽；最后，采用外延生长工艺在所述Σ状凹槽中形成所述嵌入式锗硅。在所述嵌入式锗硅和所述半导体衬底相交界的区域，存在较大的结漏电，其将降低半导体器件的性能，这是不期望出现的问题。
[0004]因此，需要提出一种方法，以减小所述嵌入式锗硅和所述半导体衬底相交界的区域的结漏电，不影响半导体器件的性能。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；在所述栅极结构两侧的半导体衬底中形成凹槽；在所述半导体衬底上形成一掺杂材料层，以完全覆盖所述凹槽的侧壁和底部；执行一退火过程，以形成包围所述凹槽的扩散层；去除所述掺杂材料层；在所述凹槽中形成嵌入式锗硅层。
[0006]进一步，所述凹槽呈Σ状或U形。
[0007]进一步，形成所述掺杂材料层的工艺为共形沉积工艺。
[0008]进一步，所述共形沉积工艺为原子层沉积工艺或者自调整等离子沉积工艺。
[0009]进一步，所述原子层沉积工艺为激光诱导原子层沉积工艺。
[0010]进一步，所述掺杂材料层中的掺杂物质包含P型杂质。
[0011]进一步，所述P型杂质包括硼或者含硼的物质。
[0012]进一步，所述P型杂质的剂量为L0X1015-L0X1021atom/cm3。
[0013]进一步，在所述退火过程中，位于所述凹槽的侧壁和底部上的掺杂材料层中的掺杂物质向所述半导体衬底中扩散进而形成所述扩散层。
[0014]进一步，所述退火包括激光退火、峰值退火或者热退火。[0015]进一步，所述退火的温度为600-1500°C。
[0016]进一步，采用湿法蚀刻工艺去除所述掺杂材料层。
[0017]进一步，采用外延生长工艺形成所述嵌入式锗硅层。
[0018]进一步，在形成所述嵌入式锗硅层之后，还包括执行一离子注入并退火的步骤，以在所述栅极结构两侧的半导体衬底中形成源/漏区。
[0019]进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
[0020]进一步，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。
[0021]根据本发明，能够减小所述嵌入式锗硅和所述半导体衬底相交界的区域的结漏电，不影响半导体器件的性能。
【专利附图】
【附图说明】
[0022]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0023]附图中:
[0024]图1A-图1E为本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的各步骤的示意性剖面图；
[0025]图2为本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的流程图。
【具体实施方式】
[0026]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0027]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0028]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0029]下面，参照图1A-图1E和图2来描述本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的详细步骤。
[0030]参照图1A-图1E，其中示出了本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的各步骤的示意性剖面图。
[0031]首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中还可以形成有隔离槽、埋层(图中未示出)等。此外，对于PMOS而言，所述半导体衬底100中还可以形成有N阱(图中未示出)，并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压Vth。
[0032]在所述半导体衬底100上形成有栅极结构101，作为一个示例，所述栅极结构101可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(IrO2)层；金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(S0D);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层。
[0033]此外，作为示例，在所述半导体衬底100上还形成有位于所述栅极结构101两侧且紧靠所述栅极结构101的侧壁结构。其中，所述侧壁结构可以包括至少一氧化物层和/或至少一氮化物层。
[0034]接下来，在所述栅极结构101两侧的半导体衬底100中形成凹槽102。图1A中示出的所述凹槽102呈Σ状，在其它实施例中，所述凹槽102也可以呈U形或者其它形状。在本发明的优选实施例中，形成所述Σ状凹槽102的工艺步骤包括:先采用干法蚀刻工艺对所述栅极结构101两侧的半导体衬底100进行纵向蚀刻，以在所述半导体衬底100中形成凹槽，在一个优选实施例中，所述凹槽的深度为300-700埃，所采用的蚀刻气体主要为HBr气体，功率300-500W，偏压50-200V，温度40_60°C，时间根据蚀刻深度而定；然后，采用各向同性的干法蚀刻工艺继续蚀刻所述凹槽，使所述凹槽转变为所述碗状凹槽，在一个优选实施例中，所述碗状凹槽最深处的深度为400-800埃，其侧壁向所述半导体衬底200的沟道区凹进的深度为0-200埃，采用Cl2和NF3作为主蚀刻气体，功率100-500W，偏压0-10V，温度40-60°C，时间5-50s ;最后，利用湿法蚀刻的蚀刻剂在所述半导体衬底100的材料的不同晶向上的蚀刻速率不同的特性(100和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状凹槽以形成所述Σ状凹槽102。所述湿法蚀刻的温度为30-60°C，时间依据所述Σ状凹槽102的期望尺寸而定，一般为100-300S。
[0035]接着，如图1B所示，在所述半导体衬底100上形成一掺杂材料层103，以完全覆盖所述凹槽102的侧壁和底部。形成所述掺杂材料层103的工艺为原子层沉积工艺，优选激光诱导原子层沉积工艺(L1-ALD)，或者其它共形沉积工艺，例如自调整等离子沉积工艺(SRPD)。所述掺杂材料层103中的掺杂物质包含P型杂质，例如硼或者含硼的物质，所述P型杂质的剂量为 1.0X IO15-L OX 1021atom/cm3。
[0036]接着，如图1C所示，执行一退火过程，以使位于所述凹槽102的侧壁和底部上的掺杂材料层103中的掺杂物质向所述半导体衬底100中扩散，从而形成包围所述凹槽102的扩散层104。所述退火包括激光退火、峰值退火或者热退火，所述退火的温度为600-1500。。。
[0037]接着，如图1D所示，去除所述掺杂材料层103。所述去除过程可以通过本领域技术人员所熟习的各种适宜的工艺来完成，例如湿法蚀刻工艺。[0038]接着，如图1E所示，采用外延生长工艺在所述凹槽102中形成嵌入式锗硅层105。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。为了确保对半导体器件的沟道区施加适当的应力，所述嵌入式锗硅层105通常都会高于所述半导体衬底100的上表面。
[0039]接下来，执行一离子注入并退火，以在所述栅极结构101两侧的半导体衬底100中形成源/漏区(图中未示出)。
[0040]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，通过形成一包围嵌入式锗硅层的包含P型杂质的扩散层来抑制嵌入式锗硅和半导体衬底相交界的区域的结漏电，以保证半导体器件的性能不受影响。
[0041]参照图2，其中示出了本发明提出的减少半导体器件的嵌入式锗硅区域的结漏电的方法的流程图，用于简要示出整个制造工艺的流程。
[0042]在步骤201中，提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；
[0043]在步骤202中，在所述栅极结构两侧的半导体衬底中形成凹槽；
[0044]在步骤203中，在所述半导体衬底上形成一掺杂材料层，以完全覆盖所述凹槽的侧壁和底部；
[0045]在步骤204中，执行一退火过程，以形成包围所述凹槽的扩散层；
[0046]在步骤205中，去除所述掺杂材料层；
[0047]在步骤206中，在所述凹槽中形成嵌入式锗硅层。
[0048]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构； 在所述栅极结构两侧的半导体衬底中形成凹槽； 在所述半导体衬底上形成一掺杂材料层，以完全覆盖所述凹槽的侧壁和底部； 执行一退火过程，以形成包围所述凹槽的扩散层； 去除所述掺杂材料层； 在所述凹槽中形成嵌入式锗硅层。
2.根据权利要求1所述的方法，其特征在于，所述凹槽呈Σ状或U形。
3.根据权利要求1所述的方法，其特征在于，形成所述掺杂材料层的工艺为共形沉积工艺。
4.根据权利要求3所述的方法，其特征在于，所述共形沉积工艺为原子层沉积工艺或者自调整等离子沉积工艺。
5.根据权利要求4所述的方法，其特征在于，所述原子层沉积工艺为激光诱导原子层沉积工艺。
6.根据权利要求1或3所述的方法，其特征在于，所述掺杂材料层中的掺杂物质包含P型杂质。
7.根据权利要求6所述的方法，其特征在于，所述P型杂质包括硼或者含硼的物质。
8.根据权利要求6所述的方法，其特征在于，所述P型杂质的剂量为1.0X IO15-L OX 1021atom/cm3。
9.根据权利要求1所述的方法，其特征在于，在所述退火过程中，位于所述凹槽的侧壁和底部上的掺杂材料层中的掺杂物质向所述半导体衬底中扩散进而形成所述扩散层。
10.根据权利要求1所述的方法，其特征在于，所述退火包括激光退火、峰值退火或者热退火。
11.根据权利要求1所述的方法，其特征在于，所述退火的温度为600-1500°C。
12.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺去除所述掺杂材料层。
13.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述嵌入式锗硅层。
14.根据权利要求1所述的方法，其特征在于，在形成所述嵌入式锗硅层之后，还包括执行一离子注入并退火的步骤，以在所述栅极结构两侧的半导体衬底中形成源/漏区。
15.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
16.根据权利要求1所述的方法，其特征在于，所述侧壁结构包括至少一氧化物层和/或至少一氮化物层。
【文档编号】H01L21/20GK103681257SQ201210356070
【公开日】2014年3月26日 申请日期:2012年9月20日 优先权日:2012年9月20日
【发明者】李凤莲, 倪景华 申请人:中芯国际集成电路制造(上海)有限公司