low-k芯片的封装结构及其制造方法
【专利摘要】本发明公开了一种low-k芯片的封装结构，包括：衬底；在所述衬底上形成的芯片；在所述芯片上形成的金属层；所述金属层包括相互电连接的多个通孔和多根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层；所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖；由位于金属层中的最顶层连接线到所述衬底底部，并穿通所述衬底的TSV孔；位于所述金属层的最顶层介质层上的焊盘，所述焊盘通过金属线与所述TSV孔位于所述衬底底部的一端电连接。本发明采用TSV孔将最顶层连接线直接引导至衬底底部，进而通过TSV孔的位于没有超低介电常数材料的衬底底部一端连接所述焊垫，因此不会产生超低介电常数的介质层的碎裂，进而改善了现有技术中出现的CPI问题。
【专利说明】low-k芯片的封装结构及其制造方法
【技术领域】
[0001]本发明涉及半导体制造技术,特别涉及一种low-k芯片的封装结构和该low-k芯片封装结构的制造方法。
【背景技术】
[0002]随着半导体关键尺寸(⑶，Critical Dimension)的不断减小，IC (IntegratedCircuit,集成电路)中的内连线(interconnection)之间所产生的RC延迟逐渐取代了晶体管自身延迟而变成了限制IC运行速度的主要因素。电路中信号传递的快慢，是受到电阻R与电容C的乘积所左右，RC乘积越大,速度就越慢,延迟就越高,反之’ RC乘积越小,信号传输速度就能越快，延迟就越低。
[0003]对于内连线(如铜内连线)来说，其电阻R由其自身材料性质来决定，IC内部结构对其电阻R的影响很小；而内连线的电容C，则主要受到内连线之间的间隔距离、间隔材料的影响。因此，可以通过改变内连线之间的间隔距离、间隔材料等方式降低内连线的电容C，以降低内连线的RC延迟，提高IC的运行速度。为减小RC延迟的影响，当前，采用超低介电常数(ultra low-k)材料作为内连线间的介质层材料(即内连线之间的间隔材料)，以降低内连线的电容C，已广泛应用于IC的制造中。
[0004]内连线之间的间隔材料，如层间介质层(ILD, Inter Layer Dielectric),—般来说都具有低介电常数(low-k)，为了达到更好的降低其介电常数的效果，进而使得内连线的电容进一步降低，在BEOL (back end of line,后段工艺,指在contact (接触)之后所涉及到的半导体制程工艺)工艺阶段，当前所采用的层间介质层大多采用多孔(porous)的超低介电常数材料。因为这些原因，目前所使用的超低介电常数材料的介质层的机械性能较差，再进一步加工过程中，如芯片封装过程中很容易碎裂(crack)进而造成集成电路的失效，SP产生CPI (Chip Package Interaction,芯片封装相互作用)问题,导致封装时的可靠性显著下降。
[0005]如图1所示的现有的一种芯片封装结构中:衬底I上具有经过FEOL (front endof line，前段工艺)阶段形成的由各种半导体器件(包括有源器件和无源器件)所组成的芯片2 ;在所述芯片2上具有经过BEOL阶段形成的金属层，其中包括通孔(via)4和连接线5，位于通孔4所处的同一层中以及位于连接线5所处的同一层中形成有包围所述通孔4和连接线5的超低介电常数的介质层6，金属层中的最底层通孔4通过芯片2的接触孔3与芯片2电连接。金属层通过金属线7连接到位于衬底I低部的焊盘(bonding pad)8,该结构中，最顶层连接线5通过焊球与金属线7进行连接。在焊接工艺过程中(Bonding)，该连接结构，会因为焊球和金属层之间的应力作用等原因，极易使金属层中的超低介电常数材料的介质层6发生碎裂，进而造成集成电路的失效。
【发明内容】
[0006]有鉴于此,本发明提供一种low-k芯片的封装结构以及该low-k芯片封装结构的制造方法，以避免low-k芯片封装的失效。
[0007]本申请的技术方案是这样实现的:
[0008]一种low-k芯片的封装结构，包括:
[0009]衬底；
[0010]在所述衬底上的经过FEOL阶段所形成的芯片；
[0011]在所述芯片上的经过BEOL阶段所形成的金属层；所述金属层包括相互电连接的至少I个通孔和至少I根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层；所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接；所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖；
[0012]由位于金属层中的最顶层连接线到所述衬底底部，并穿通所述衬底的TSV孔；
[0013]位于所述金属层的最顶层介质层上的焊盘，所述焊盘通过金属线与所述TSV孔位于所述衬底底部的一端电连接。
[0014]进一步，所述芯片包括在FEOL阶段形成的各种半导体器件。
[0015]进一步，所述TSV孔的材料为Al、Cu、W或者他们的合金。
[0016]—种low-k芯片封装结构的制造方法,包括:
[0017]提供衬底并在所述衬底上采用FEOL工艺以形成芯片；
[0018]在所述芯片上采用BEOL工艺以形成金属层，所述金属层包括相互电连接的至少I个通孔和至少I根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层，所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接，所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖；
[0019]在所述金属层的最顶层介质层上形成焊盘；以及
[0020]形成TSV孔，所述TSV孔由位于金属层中的最顶层连接线到所述衬底底部并穿通所述衬底。
[0021]进一步，所述形成TSV孔的步骤在所述FEOL工艺过程之前进行。
[0022]进一步，所述形成TSV孔的步骤在所述FEOL工艺过程中进行。
[0023]进一步，所述形成TSV孔的步骤在所述FEOL工艺过程之后、所述BEOL工艺过程之前进行。
[0024]进一步，所述形成TSV孔的步骤在所述BEOL工艺过程中进行。
[0025]进一步，所述形成TSV孔的步骤在所述BEOL工艺过程之后进行。
[0026]从上述方案可以看出，与现有技术相比，本发明所提供的low-k芯片的封装结构和该low-k芯片封装结构的制造方法，采用TSV孔将金属层中的最顶层连接线，通过金属层和衬底，直接引导至衬底底部，进而通过TSV孔的位于衬底底部一端连接所述焊垫。与现有技术相比，因为衬底底部没有超低介电常数的介质层，所以在衬底底部通过TSV孔连接焊垫不会产生金属层中的超低介电常数的介质层的碎裂，进而改善了现有技术中出现的CPI问题。
【专利附图】
【附图说明】
[0027]图1为现有技术的芯片封装结构示意图；
[0028]图2为本发明的low-k芯片的封装结构示意图。【具体实施方式】
[0029]为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0030]如图2所示，本发明的low-k芯片的封装结构包括:
[0031]衬底I ;在所述衬底上具有经过FEOL阶段所形成的芯片2 ;在所述芯片2上具有经过BEOL阶段所形成的金属层；其中，所述金属层包括相互电连接的多个通孔4和多根连接线5，所述金属层还包括填充在所述通孔4和连接线5周围的超低介电常数材料的介质层
6;所述金属层中的最底层通孔4b通过所述芯片2的接触孔3与所述芯片2电连接；所述介质层6中的最顶层介质层6t将位于金属层中最顶层连接线5t覆盖；TSV(Through SiliconVia，硅通孔，或者可称为衬底通孔)孔9，由位于金属层中的最顶层连接线5t到所述衬底I的底部，并穿通所述衬底I ;以及，位于所述金属层的最顶层介质层6t上的焊盘8，所述焊盘8通过金属线7与所述TSV孔9位于所述衬底I底部的一端电连接。其中，所述TSV孔9的材料可以为Al (铝)、Cu (铜)、W (钨)或者他们的合金。
[0032]其中，所述衬底I可以包含任何能够作为在其上构建半导体器件的基础材料，比如硅衬底，或者已制成了场隔离区的硅衬底或者绝缘材料上的硅衬底等。所述芯片I包括在FEOL阶段所形成的各种半导体器件，如有源器件、无源器件等。经过FEOL阶段形成各类半导体器件是本领域所熟知的技术，此处不再赘述。图2所示结构，仅为示意之用，实际中可形成有更多层的通孔层和连接线层，芯片2也可以具有多个接触孔3以与多个通孔4电连接(图2仅示出I个接触孔3),实际结构依据集成电路设计(layout)而定。
[0033]所述金属层，包括其中相互电连接的多个通孔4和多根连接线5，以及填充在所述通孔4和连接线5周围的超低介电常数材料的介质层6，亦可采用各种本领域所熟知的BEOL阶段的工艺以实现，此处亦不赘述。
[0034]本发明中，结合了 TSV孔技术，将最顶层连接线5t与焊盘8的连接引导至衬底I的底部的TSV孔9的一端与焊盘8进行连接。与现有技术相比，该结构因为衬底I底部没有超低介电常数的介质层6，所以在衬底I底部通过TSV孔9连接焊盘8不会产生金属层中的超低介电常数的介质层6的碎裂，进而可改善现有技术中出现的CPI问题。
[0035]本发明所提供的low-k芯片的封装结构，其制造方法包括:
[0036]提供衬底I并在所述衬底I上采用FEOL工艺以形成芯片2 ；
[0037]在所述芯片2上采用BEOL工艺以形成金属层，所述金属层包括相互电连接的多个通孔4和多根连接线5，以及填充在所述通孔4和连接线5周围的超低介电常数材料的介质层6，所述金属层中的最底层通孔4b通过所述芯片2的接触孔3与所述芯片2电连接，所述介质层6中的最顶层介质层6t将位于金属层中的最顶层连接线5t覆盖；
[0038]在所述金属层的最顶层介质层6上形成焊盘8 ；以及
[0039]形成TSV孔9，所述TSV孔9由位于金属层中的最顶层连接线5t到所述衬底I底部并穿通所述衬底I。
[0040]另外，上述方法还包括:利用金属线7将所述焊盘8与所述TSV孔9位于所述衬底I底部的一端电连接。
[0041]上述方法中，形成TSV孔9的步骤可穿插于BEOL和FEOL之前、之间及之后进行，即:所述形成TSV孔的步骤可在所述FEOL工艺过程之前进行；或者，所述形成TSV孔的步骤可在所述FEOL工艺过程中进行；或者，所述形成TSV孔的步骤可在所述FEOL工艺过程之后、所述BEOL工艺过程之前进行；或者，所述形成TSV孔的步骤可在所述BEOL工艺过程中进行；或者，所述形成TSV孔的步骤可在所述BEOL工艺过程之后进行。
[0042]以下，结合BEOL工艺过程、FEOL工艺过程以及形成TSV孔的过程，对上述几种方法进行逐一介绍。
[0043]实施例一、所述形成TSV孔的步骤在所述FEOL工艺过程之前进行。即，在FEOL工艺之前就预先在衬底上形成TSV孔，并在后续的工艺过程中逐步使得TSV孔与金属层中的最顶层连接线连接起来。其过程包括:
[0044]提供FEOL工艺之前的衬底；
[0045]在所述衬底中形成TSV孔；
[0046]采用FEOL工艺在所述衬底上形成芯片；
[0047]采用BEOL工艺形成金属层，并使得所述TSV孔延伸至所述金属层中的最顶层连接线并与最顶层连接线电连接。
[0048]请参考图2所示的本发明的low-k芯片的封装结构。本实施例一中上述关于TSV孔的具体形成过程为。
[0049]首先提供衬底I。
[0050]然后可以采用现有的TSV孔9形成方法，在衬底I中形成TSV孔9，此时TSV孔9穿通整个衬底I。
[0051]随后，在所述衬底I上采用FEOL工艺形成芯片2。现有工艺中，经过FEOL工艺后在衬底I表面还沉积有层间介质层，因此在形成芯片2的过程中，需要将TSV孔9延伸至层间介质层中，以形成贯穿衬底I和层间介质层的结构。所以在FEOL工艺过程中，需要注意在进行沉积、光刻等工艺过程中增加针对TSV孔9的处理。比如在形成层间介质层后，需要进行陈对TSV孔9的光刻和沉积过程，以形成从衬底I延伸至层间介质层中的TSV孔9。
[0052]之后，采用BEOL工艺形成金属层。其中金属层由相互电连接的多个通孔4和多根连接线5，以及填充在所述通孔4和连接线5周围的超低介电常数材料的介质层6组成。所以现有技术中，金属层的制造，可以采用逐层制造的方法，首先沉积一层介质层6，之后在该介质层6中采用光刻、沉积等手段形成通孔4和连接线5，之后在采用相同手段在之前形成的结构基础上再形成一层介质层6，以及位于该介质层6中的通孔4和连接线5，反复进行该过程直到形成最终的金属层，金属层的制备完成最终实现了芯片2中和/或多个芯片之间半导体器件的电路连接。
[0053]本实施例一中在制备金属层的过程中，需要注意在进行沉积、光刻等工艺过程中增加针对TSV孔9的处理。比如在每次形成介质层6后，需要进行陈对TSV孔9的光刻和沉积过程，以形成从衬底I延伸至各层介质层6中的TSV孔9，直到TSV孔9能够与金属层中最顶层连接线5t进行电连接为止。
[0054]实施例二、所述形成TSV孔的步骤在所述FEOL工艺过程中进行。即，在FEOL工艺过程中在衬底上形成TSV孔，并在后续的工艺过程中逐步使得TSV孔与金属层中最顶层连接线连接起来。
[0055]因为FEOL工艺由多道工序组成，如衬底I中STKShallow Trench Isolation,浅沟道隔离)的形成、讲的形成、CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)器件中栅极结构的形成、源/漏区的形成等。本实施例二中，TSV孔9的形成步骤可以根据需要在FEOL工艺中的这些工序之间进行。所形成的TSV孔9贯穿衬底
I。在随后的工序中需要注意对所形成的TSV孔9的处理，比如形成层间介质层时需要进行针对TSV孔9的光刻、沉积工艺过程等，以及如实施例一中所述的在BEOL工艺形成金属层的过程中，针对TSV孔9的处理过程，该过程可依据实施例一以及现有的常规工艺实现，此处不再赘述。
[0056]实施例三、所述形成TSV孔的步骤在所述FEOL工艺过程之后、所述BEOL工艺过程之前进行。即，在FEOL工艺完成之后并在BEOL工艺开始之前在衬底和FEOL形成的芯片层上形成TSV孔，并在后续的工艺过程中逐步使得TSV孔与金属层中的最顶层连接线连接起来。
[0057]以制造CMOS器件为例，并参考图2。首先在衬底I上形成芯片2，芯片2由CMOS器件构成，其包括了 NMOS (N-Metal-Oxide-Semiconductor, N型金属氧化物半导体)和PMOS(P-Metal-Oxide-Semiconductor, P型金属氧化物半导体)器件,NMOS中包括了其栅极结构以及源/漏极，同样，PMOS中包括了其栅极结构以及源/漏极。在完成FEOL工艺后形成的结构中，一般还具有沉积于CMOS器件表面的层间介质层等结构，在层间介质层中还具有用于栅极和源/漏极与外界(如金属层)连接的接触孔。
[0058]本实施例三中，在完成FEOL工艺后，形成TSV孔9步骤需要在包括所形成的芯片2的结构中进行。同样以CMOS器件为例，在形成CMOS器件之后，在整个FEOL工艺之后形成的结构表面(例如在所述的层间介质层表面)利用现有的形成TSV孔9的方法，形成贯穿芯片层和衬底I的TSV孔9，此时需要注意TSV孔9不能破坏芯片层(如CMOS器件)的结构而使其失效。
[0059]随后进入BEOL工艺，需要注意在进行沉积、光刻等工艺过程中增加针对TSV孔9的处理。针对TSV孔9的处理过程，可依据实施例一以及现有的常规工艺实现，此处不再赘述。
[0060]实施例四、所述形成TSV孔的步骤在所述BEOL工艺过程中进行。S卩，在BEOL工艺过程中，在衬底、芯片层以及BEOL工艺中的连接层(如金属层中的介质层6)中形成TSV孔，并在后续的工艺过程中逐步使得TSV孔与金属层中的最顶层连接线连接起来。
[0061]比如，请参照图2所示，在进行BEOL工艺过程之中，当完成了其中某层连接线5和通孔4的制备后，进行TSV孔9的制备工序，如:利用现有的形成TSV孔9的方法，形成从该层连接线5和通孔4所处的介质层6 (超低介电常数材料)穿通到衬底I底部的TSV孔9。
[0062]在随后继续的BEOL工艺，需要注意在进行沉积、光刻等工艺过程中增加针对TSV孔9的处理。针对TSV孔9的处理过程，可依据实施例一以及现有的常规工艺实现，此处不再赘述。
[0063]实施例五、所述形成TSV孔的步骤在所述BEOL工艺过程之后进行。即，在BEOL工艺完成之后，在衬底、芯片层以及BEOL工艺中的连接层(如金属层中的介质层)中形成TSV孔，并直接从最顶层连接线连接至衬底的底部。
[0064]请参照图2所示,本实施例五中，具体来说,待经过BEOL工艺之后，已经形成有包括衬底1、芯片2以及金属层(包括其中相互电连接的多个通孔4和多根连接线5，以及填充在所述通孔4和连接线5周围的超低介电常数材料的介质层6)。在该结构中，利用现有的形成TSV孔9的方法，形成直接从最顶层连接线5t到衬底I底部的TSV孔9。
[0065]形成所述TSV孔9之后，可在最顶层连接线5t所处的介质层6之上沉积最顶层介质层6t，以覆盖所述最顶层连接线5t。
[0066]上述本发明所提供的low-k芯片的封装结构和该low-k芯片封装结构的制造方法，采用TSV孔将金属层中的最顶层连接线，通过金属层和衬底，直接引导至衬底底部，进而通过TSV孔的位于衬底底部一端连接所述焊垫。与现有技术相比，因为衬底底部没有超低介电常数的介质层，所以在衬底底部通过TSV孔连接焊垫不会产生金属层中的超低介电常数的介质层的碎裂，进而改善了现有技术中出现的CPI问题。
[0067]本发明中未加详细描述的工艺过程和工艺参数等，本领域技术人员均可依据现有技术实现，此处不再赘述。
[0068]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
【权利要求】
1.一种low-k芯片的封装结构,其特征在于,包括: 衬底； 在所述衬底上的经过FEOL阶段所形成的芯片； 在所述芯片上的经过BEOL阶段所形成的金属层；所述金属层包括相互电连接的至少I个通孔和至少I根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层；所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接；所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖； 由位于金属层中的最顶层连接线到所述衬底底部，并穿通所述衬底的TSV孔； 位于所述金属层的最顶层介质层上的焊盘，所述焊盘通过金属线与所述TSV孔位于所述衬底底部的一端电连接。
2.根据权利要求1所述的low-k芯片的封装结构，其特征在于:所述芯片包括在FEOL阶段形成的各种半导体器件。
3.根据权利要求1所述的low-k芯片的封装结构，其特征在于:所述TSV孔的材料为Al、Cu、W或者他们的合金。
4.一种low-k芯片封装结构的制造方法,包括: 提供衬底并在所述衬底上采用FEOL工艺以形成芯片； 在所述芯片上采用BEOL工艺以形成金属层，所述金属层包括相互电连接的至少I个通孔和至少I根连接线，以及填充在所述通孔和连接线周围的超低介电常数材料的介质层，所述金属层中的最底层通孔通过所述芯片的接触孔与所述芯片电连接，所述介质层中的最顶层介质层将位于金属层中的最顶层连接线覆盖； 在所述金属层的最顶层介质层上形成焊盘；以及 形成TSV孔，所述TSV孔由位于金属层中的最顶层连接线到所述衬底底部并穿通所述衬底。
5.根据权利要求4所述的low-k芯片封装结构的制造方法,其特征在于: 所述形成TSV孔的步骤在所述FEOL工艺过程之前进行。
6.根据权利要求4所述的low-k芯片封装结构的制造方法,其特征在于: 所述形成TSV孔的步骤在所述FEOL工艺过程中进行。
7.根据权利要求4所述的low-k芯片封装结构的制造方法,其特征在于: 所述形成TSV孔的步骤在所述FEOL工艺过程之后、所述BEOL工艺过程之前进行。
8.根据权利要求4所述的low-k芯片封装结构的制造方法,其特征在于: 所述形成TSV孔的步骤在所述BEOL工艺过程中进行。
9.根据权利要求4所述的low-k芯片封装结构的制造方法,其特征在于: 所述形成TSV孔的步骤在所述BEOL工艺过程之后进行。
【文档编号】H01L21/768GK103681605SQ201210362067
【公开日】2014年3月26日 申请日期:2012年9月25日 优先权日:2012年9月25日
【发明者】王冬江, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司