静电放电保护装置及电路的制作方法
【专利摘要】本发明公开静电放电保护装置及电路，包括一P型基板；一N型阱区形成于P型基板上；至少一P型掺杂区形成于N型阱区上，其中该至少一P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一N型掺杂区，形成于P型基板上，其中该第一N型掺杂区与一第一节点电性连接，且该至少一P型掺杂区、该N型阱区、该P型基板、以及该第一N型掺杂区构成一硅控整流器。以及一第二N型掺杂区，形成于该N型阱区上并与一第二节点电性连接，其中部分该至少一P型掺杂区以及该第二N型掺杂区形成一放电路径，当一静电放电事件发生于该输入/输出端时，该硅控整流器与该放电路径将静电电荷分别旁路至该第一节点与该第二节点。
【专利说明】静电放电保护装置及电路
【技术领域】
[0001]本发明涉及静电放电保护装置，尤其涉及具有多个放电路径的静电放电保护装置。
【背景技术】
[0002]静电放电(electrostatic discharge)现象发生时，静电电荷由一表面移动至另一表面。于VLSI电路中，静电放电所产生的电流可能会导致半导体接面、金属部件与栅极结构的受损。一种被广泛运用的静电放电元件为娃控整流器(Silicon ControlledRectifier)。图1显示一种硅控整流器100，包括一第一双极性晶体管(以下简称为BJT)QPNP以及一第二 BJT QNPN0第一 BJT QPNP的射极与一受保护的电路的一输入/输出端I/O连接；第一 BJT QPNP的基极与第二 BJT QNPN的集极连接；第二 BJT QNPN的基极与第一BJT QPNP的集极连接；第二 BJT QNPN的射极与一参考电位节点GND连接。当静电放电现象发生于输入/输出端I/O时，高电压位准使得第一 BJT QPNP处于顺向偏压状态，并接续的使第二 BJT QNPN处于顺向偏压状态,形成一放电路径，将静电电荷自输入/输出端I/O排放至参考电位节点GND。
[0003]然而，硅控整流器容易因静电放电电流路径过窄而使得静电放电效率不佳。因此，亟需一种可以容忍较大放电电流的静电放电保护装置来改善静电放电效率的问题。
【发明内容】
[0004]有鉴于此，本发明揭露了一种静电放电保护装置，包括一 P型基板；一N型阱区形成于P型基板上；至少一 P型掺杂区形成于N型阱区上，其中该至少一 P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一 N型掺杂区，形成于P型基板上，其中该第一N型掺杂区与一第一节点电性连接，且该至少一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器；以及一第二 N型掺杂区，形成于该N型阱区上并与一第二节点电性连接，其中部分该至少一 P型掺杂区以及该第二 N型掺杂区形成一放电路径，当一静电放电事件发生于该输入/输出端时，该硅控整流器与该放电路径将静电电荷分别旁路至该第一节点与该第二节点。
[0005]—种静电放电保护电路，包括一 P型基板；一 N型讲区,形成于该P型基板之上；一第一 P型掺杂区，形成于该N型阱区之上，其中该第一 P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一 N型掺杂区，形成于该P型基板之上，其中该第一 N型掺杂区与一第一节点电性连接，且该第一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器；一第二 P型掺杂区，形成于该N型阱区之上，其中该第二 P型掺杂区与一第二节点电性连接；一第二 N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一 P型掺杂区与该第二 N型掺杂区形成一寄生二极管；一栅极结构，形成于该N型阱区之上，且位于该第一及该第二 P型掺杂区，其中该栅极结构与该第二节点电性连结；以及该栅极结构、该第一及该第二 P型掺杂区构成一 M0SFET，其中当一静电放电事件发生于该输入/输出端时，该硅控整流器将静电电荷旁路至该第一节点，且该MOSFET将静电电荷旁路至该第二节点。
[0006]—种静电放电保护电路,包括一 P型基板；一 N型讲区,形成于该P型基板之上；一第一 P型掺杂区，形成于该N型阱区之上，其中该第一 P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一 N型掺杂区，形成于该P型基板之上，其中该第一 N型掺杂区与一第一节点电性连接，且该第一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器；一第二 P型掺杂区，形成于该N型阱区之上，且与一第二节点电性连接；一第三P型掺杂区，形成于该N型阱区之上，且与该输入/输出端电性连接；一第四P型掺杂区，形成于该N型阱区之上，且与该第二节点电性连接；一第二 N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一 P型掺杂区与该第二 N型掺杂区形成一放电路径；一第一栅极结构，形成于该N型阱区之上，且位于该第一及该第二 P型掺杂区，其中该第一栅极结构与该第二节点电性连结；以及一第二栅极结构，形成于该N型阱区之上，且位于该第三及该第四P型掺杂区，其中该第二栅极结构与该第二节点电性连结；其中该第一栅极结构、该第一及该第二 P型掺杂区构成一第一 M0SFET，该第二栅极结构、该第三及该第四P型掺杂区构成一第二 M0SFET，且该第二 P型掺杂区、该N型阱区及该第三P型掺杂区构成一寄生BJT,其中当一静电放电事件发生于该输入/输出端时,该娃控整流器将静电电荷旁路至该第一节点，且该第一与该第二 MOSFET及该寄生BJT将静电电荷旁路至该第二节点。
[0007]本发明利用多个放电路径，静电保护电路具有更佳的放电效率与更高的放电电流。
【专利附图】
【附图说明】
[0008]本发明所揭露的说明书内容可搭配以下附图阅读以使更容易理解。须注意的是附图的部分特征并未根据业界的实际产品比例所规划。事实上，这些特征的长宽比例都可以任意增减，并不影响发明的本质。本发明中相同的特征皆以相同的标号表示。
[0009]图1为硅控整流器100的示意图；
[0010]图2为静电放电保护电路200的电路示意图。
[0011]图3A为静电放电保护电路300的剖面图。
[0012]图3B为静电放电保护电路300的等效电路图。
[0013]图4A为静电放电保护电路400的剖面图。
[0014]图4B为静电放电保护电路400的等效电路图。
[0015]图5A为静电放电保护电路500的剖面图。
[0016]图5B为静电放电保护电路500的等效电路图。
[0017]图6A为静电放电保护电路600的剖面图。
[0018]图6B为静电放电保护电路600的等效电路图。
[0019]图7A为静电放电保护电路700的剖面图。
[0020]图7B为静电放电保护电路700的等效电路图。
[0021]上述附图中的附图标记说明如下:
[0022]100?硅控整流器；[0023]10?第一放电路径；
[0024]20?第二放电路径；
[0025]30?受保护的电路；
[0026]200^700?静电放电保护电路；
[0027]Dl?寄生二极管；
[0028]Qpnp ?第一寄生 BJT ；
[0029]Qnpn ?第二寄生 BJT ；
[0030]Ql?第三寄生BJT ；
[0031]Q2?第四寄生BJT;
[0032]I/O?输入/输出端；
[0033]Iesd?静电电流；
[0034]I丽胤?操作电流；
[0035]GND?参考电位节点；
[0036]GSl?栅极结构；
[0037]Ml ?第一 MOSFET ；
[0038]M2 ?第二 MOSFET ；
[0039]NI?第一 N型掺杂区；
[0040]N2?第二 N型掺杂区；
[0041 ]N3?第三N型掺杂区；
[0042]N4?第四N型掺杂区；
[0043]NW?N型阱区；
[0044]Psub?P型基板；
[0045]P+?P型掺杂区；
[0046]Pl?第一 P型掺杂区；
[0047]P2?第二 P型掺杂区；
[0048]P3?第三P型掺杂区；
[0049]Rnwell、Rpsub ?等效阻抗；
[0050]STI?浅沟槽隔离；
[0051]SCR?硅控整流器；
[0052]VDD?电源供应节点。
【具体实施方式】
[0053]以下揭露之内容可与图式对照，其中相对应的部件大致以相同的标号注明于图式上。且其中部分结构并未依照实际比例去绘示。于以下叙述中，为使易于理解，加入了许多特定的设置细节。然而，具有一般技术知识之人应可理解仅需参考本发明所揭示的部分范例内容便可以实现本发明。于部分范例中，习知的结构与元件以方块图的方式呈现，以使内容简明易懂。
[0054]图2为一静电放电保护电路200，与一受保护的电路30的电路示意图。如图2所示，静电放电电路200包括一第一放电路径10以及一第二放电路径20。第一放电路径10的一端与受保护的电路30的一输入/输出端I/O连接，另一端与一第一节点VDD连接。于本实施例中，第一节点可以是一电源供应节点，但并非仅限于此。第二放电路径20的一端与受保护的电路30的一输入/输出端I/O连接，另一端与一第二节点GND连接。于本实施例中，第二节点GND可以是一接地节点，但并非仅限于此。当一静电放电事件发生于输入/输出端I/O时，输入/输出端I/O与第一节点VDD及第二节点GND之间的电位差大于第一放电路径10以及一第二放电路径20的一启动电压。第一放电路径10以及一第二放电路径20进入开启状态，将静电电流Iesd分别导离受保护的电路30至第一节点VDD及第二节点GND。当受保护的电路30处于正常操作模式下时，输入/输出端I/O与第一节点VDD及第二节点GND之间的电位差小于第一放电路径10以及一第二放电路径20的一启动电压。此时第一放电路径10以及一第二放电路径20进入切断状态，使操作电流Iraim直接输入受保护的电路30。于其他部分实施例中，静电放电电路可以包括至少一个第一放电路径10以及至少一个第二放电路径20。
[0055]图3A为静电保护电路300的剖面图。图3B为图3A中静电保护电路300的等效电路图。静电保护电路300包括一 P型基板PSUB，具有一等效阻抗Rpsub ；以及一 N型阱区NW形成于P型基板Psub，具有一等效阻抗Rnirell。于本实施例中，P型基板Psub可以透过一 P型掺杂区P+电性连接至一参考电位节点GND。一第一 N型掺杂区NI形成于该P型基板Psub上，并与N型阱区NW相邻。第一 N型掺杂区NI与参考电位节点GND电性连接。一第一 P型掺杂区Pl被形成于N型阱区NW之上，且第一 P型掺杂区Pl与一受保护的电路30的一输入/输出端I/O连接。于本实施例中，第一 P型掺杂区Pl与第一 N型掺杂区NI可以彼此相邻。第一 P型掺杂区Pl，N型阱区NW，以及P型基板Psub分别构成一第一寄生BJT Qpnp的射极、基极以及集极。N型阱区NW、P型基板Psiffi以及第一 N型掺杂区NI分别构成一第二寄生BJT Qnpn的射极、基极以及集极。
[0056]一第二 N型掺杂区N2更形成于N型阱区NW之上，并与一第二节点VDD电性连接。于本实施例中，第二节点VDD为一电源供应节点。第二 N型掺杂区N2与第一 P型掺杂区Pl相邻接，而第一 P型掺杂区Pl与第二 N型掺杂区N2构成一寄生二极管Dl。浅沟槽隔离STI可设置于第一 N型掺杂区N1、第一 P型掺杂区P1、第二 N型掺杂区N2之间与P型掺杂区P+之间。
[0057]参考图3B，第一寄生BJT Qpnp的射极与输入/输出端I/O连接，第一寄生BJT Qpnp的基极以及第二寄生BJT Qnpn的集极则透过具有等效电阻Rnwell的N型阱区NW与电源供应节点VDD电性连接，第一寄生BJT Qpnp的集极以及第二寄生BJT Qnpn的基极则透过具有等效电阻Rpsub的P型基板Psub与参考电位节点GND电性连接。第一寄生BJT Qpnp与第二寄生BJT Qnpn构成一硅控整流器SCR，如图3B所示。寄生二极管Dl的阳极与输入/输出端I/O连接，阴极则与电源供应节点VDD电性连接。
[0058]当一静电放电事件发生于输入/输出端I/O时,输入/输出端I/O与电源供应节点VDD之间的电位差大于寄生二极管Dl的临界电压。寄生二极管Dl导通，将静电电荷导离受保护的电路至电源供应节点VDD。同时，输入/输出端I/0与参考电位节点GND之间的电位差大于硅控整流器SCR的临界电压。硅控整流器SCR导通，将静电电荷导离受保护的电路至参考电位节点GND。利用两个放电路径，静电保护电路300具有更佳的放电效率与更高的放电电流。[0059]图4A及图4B为图3A及图3B的静电保护电路的另一种实施例。图4A为静电保护电路400的剖面图。图4B为图4A中静电保护电路400的等效电路图。静电保护电路400与静电保护电路300的差异在于静电保护电路400更包括一第二 P型掺杂区P2及一第三P型掺杂区P3，形成于N型阱区NW上并位于第一 P型掺杂区Pl以及第一 N型掺杂区NI之间，如图4A所示。第二 P型掺杂区P2与第一 N型掺杂区NI，且第二 P型掺杂区P2、N型阱区NW，以及P型基板Psub构成第一寄生BJT Qpnp, N型阱区NW、P型基板PSUB，以及第一 N型掺杂区NI构成第二寄生BJT Qnpn。应注意的是，本实施例中的第一 P型掺杂区Pl并未构成第一寄生BJT Qpnp的一部分。第三P型掺杂区P3形成于N型阱区NW上，且位于第一 P型掺杂区Pl与第二 P型掺杂区P2之间。第三P型掺杂区P3与参考电位节点GND电性连接。浅沟槽隔离STI可设置于第一至第三P型掺杂区Pl至P3之间。
[0060]第一 P型掺杂区P1、N型阱区NW，以及第二 P型掺杂区P2构成第三寄生BJT Ql,第二 P型掺杂区P2、N型阱区NW以及第三P型掺杂区P3构成第四寄生BJT Q2。第三寄生BJT Ql与第四寄生BJT Q2作为自输入/输出端I/O至参考电位节点GND的额外放电路径。
[0061]参考图4B，第一寄生BJT Qpnp的射极与输入/输出端I/O连接，第一寄生BJT Qpnp的基极以及第二寄生BJT Qnpn的集极则透过具有等效电阻Rnwell的N型阱区NW与电源供应节点VDD电性连接，第一寄生BJT Qpnp的集极以及第二寄生BJT Qnpn的基极则透过具有等效电阻Rpsub的P型基板Psub与参考电位节点GND电性连接。第一寄生BJT Qpnp与第二寄生BJT Qnpn构成一硅控整流器SCR，如图4B所示。寄生二极管Dl的阳极与输入/输出端I/O连接，阴极则与电源供应节点VDD电性连接。第三与第四寄生BJT Ql及Q2的射极与输入/输出端I/O连接，第三与第四寄生BJT Ql及Q2的基极透过具有等效电阻Rnwell的N型阱区NW与电源供应节点VDD电性连接，第三与第四寄生BJT Ql及Q2的集极与参考电位节点GND电性连接。
[0062]当一静电放电事件发生于输入/输出端I/O时，硅控整流器SCR与寄生二极管Dl的动作与图3A与图3B的实施例相同。第三与第四寄生BJT Ql及Q2处于顺向偏压状态，由于输入/输出端I/O与参考电位节点GND之间的电位差大于第三与第四寄生BJT Ql及Q2的临界电压。第三与第四寄生BJT Ql及Q2将静电电荷导离受保护的电路至参考电位节点GND。静电保护电路400具有更佳的放电效率与更高的放电电流。
[0063]图5A为静电保护电路500的剖面图。图5B为图5A中静电保护电路500的等效电路图。静电保护电路500包括一 P型基板PSUB，具有一等效阻抗Rpsub ；以及一 N型阱区NW形成于P型基板Psub，具有一等效阻抗Rnirell。于本实施例中，P型基板Psub可以透过一 P型掺杂区P+电性连接至一电源供应节点VDD。一第一 N型掺杂区NI形成于该P型基板Psub上，并与N型阱区NW相邻。第一 N型掺杂区NI与电源供应节点VDD电性连接。一第一 P型掺杂区Pl被形成于N型阱区NW之上，且第一 P型掺杂区Pl与一受保护的电路的一输入/输出端I/o连接。于本实施例中，第一 P型掺杂区Pl与第一 N型掺杂区NI可以彼此相邻。第一 P型掺杂区Pl，N型阱区NW，以及P型基板Psub分别构成一第一寄生BJT Qpnp的射极、基极以及集极。N型阱区NW、P型基板Psiffi以及第一 N型掺杂区NI分别构成一第二寄生BJTQnpn的射极、基极以及集极。
[0064]一第二 P型掺杂区P2及一第三P型掺杂区P3，形成于N型阱区NW上并位于第一P型掺杂区Pl以及第一 N型掺杂区NI之间，如图5A所示。第二 P型掺杂区P2与第一 N型掺杂区NI相邻，且第二 P型掺杂区P2、N型阱区NW，以及P型基板Psub构成第一寄生BJTQpnp, N型阱区NW、P型基板Psiffi,以及第一 N型掺杂区NI构成第二寄生BJT QNPN。应注意的是，本实施例中的第一 P型掺杂区Pl并未构成第一寄生BJT Qpnp的一部分。第三P型掺杂区P3形成于N型阱区NW上，且位于第一 P型掺杂区Pl与第二 P型掺杂区P2之间。第三P型掺杂区P3与参考电位节点GND电性连接。浅沟槽隔离STI可设置于第一至第三P型掺杂区Pl至P3之间。浅沟槽隔离STI可设置于第一至第三P型掺杂区Pl至P3之间。一第
二N型掺杂区N2更形成于N型阱区NW之上。
[0065]于本实施例中，一第三N型掺杂区N3，一第四N型掺杂区N4，以及一栅极结构GSl更形成于P型基板Psiffi上，如图5A所示。第三N型掺杂区N3与第二 N型掺杂区N2电性连接，第四N型掺杂区N4与栅极结构GSl则与参考电位节点GND电性连接。第三N型掺杂区N3，第四N型掺杂区N4，以及栅极结构GSl构成一第一金氧半场效晶体管(以下简称为第一MOSFET)Ml ο
[0066]参考图5B，第一寄生BJT Qpnp的射极与输入/输出端I/O连接，第一寄生BJT Q-的基极以及第二寄生BJT Qnpn的集极则透过具有等效电阻Rnwell的N型阱区NW与第一 MOSFETMl的源/漏极之一电性连接，第一寄生BJTQpnp的集极以及第二寄生BJT Qnpn的基极则透过具有等效电阻Rpsuub的P型基板Psiffi与电源供应节点VDD电性连接。第一 MOSFET Ml的栅极以及另一源/漏极则与参考电位节点GND电性连接。第一寄生BJT Qpnp与第二寄生BJTQnpn构成一硅控整流器SCR，如图5B所示。第三与第四寄生BJT Ql及Q2的射极与输入/输出端I/O连接，第三与第四寄生BJT Ql及Q2的基极透过具有等效电阻Rnwell的N型阱区NW与电源供应节点VDD电性连接，第三与第四寄生BJT Ql及Q2的集极与参考电位节点GND电性连接。
[0067]当一静电放电事件发生于输入/输出端I/O时,娃控整流器SCR将静电电荷导引至电源供应节点VDD;第三与第四寄生BJT Ql及Q2将静电电荷导离受保护的电路至参考电位节点GND。由于第一寄生BJT Qpnp基极的电压高于第一 MOSFET Ml的一临界电压，第一MOSFET Ml亦被触发为导通状态，将静电电荷导入参考电位节点GND，使静电保护电路500具有更佳的放电效率与更高的放电电流。
[0068]于另一实施例中，图5A与图5B所示的第一 MOSFET Ml可以独立形成于结构之外并与图3A、图3B的静电保护电路300结合(未显示)，以作为至电源供应节点VDD的放电路径。于此实施例中，第一 MOSFET Ml的栅极与源/漏极之一与电源供应节点VDD电性连接，另一源/漏极则与第二寄生BJT Qnpn的集极相连接。应注意的是此实施例的第二寄生BJT Qnpn的集极并未直接与电源供应节点VDD电性连接。
[0069]图6A及图6B为本发明中静电保护电路的另一实施例。图6A为静电保护电路600的剖面图。图6B为图6A中静电保护电路600的等效电路图。静电保护电路600包括一 P型基板PSUB，具有一等效阻抗Rpsub,以及一 N型阱区NW形成于P型基板PSUB，具有一等效阻抗RnweIio于本实施例中，P型基板Psub可以透过一 P型掺杂区P+电性连接至一参考电位节点GND。一第一 N型掺杂区NI形成于该P型基板Psiffi上，并与N型阱区NW相邻。第一 N型掺杂区NI与参考电位节点GND电性连接。
[0070]—第一 P型掺杂区P1、一第二 P型掺杂区P2，以及一栅极结构GSl被形成于N型阱区NW之上。栅极结构GSl设置于第一 P型掺杂区Pl及第二 P型掺杂区P2之间。第一 P型掺杂区Pl，第二 P型掺杂区P2，以及栅极结构GSl构成一第一金氧半场效晶体管(以下简称为MOSFET)Ml，其中且第一 P型掺杂区Pl与一受保护的电路的一输入/输出端I/O连接，第二 P型掺杂区P2与栅极结构GSl电性连接至电源供应节点VDD。于本实施例中，第一 P型掺杂区Pl与第一 N型掺杂区NI可以彼此相邻。第一 P型掺杂区Pl，N型阱区NW，以及P型基板Psiffi分别构成一第一寄生BJT Qpnp的射极、基极以及集极。N型阱区NW、P型基板Psiffi以及第一 N型掺杂区NI分别构成一第二寄生BJT Qnpn的射极、基极以及集极。第一寄生BJT Qpnp与第二寄生BJT Qnpn构成一硅控整流器SCR，如图6A与图6B所示。
[0071]一第二 N型掺杂区N2更形成于N型阱区NW上，并电性连接至电源供应节点VDD。第二 N型掺杂区N2与第一 P型掺杂区Pl相邻，且第二 N型掺杂区N2与第一 P型掺杂区Pl构成一寄生二极管Dl。浅沟槽隔离STI可被设置于第一 P型掺杂区Pl与第一 N型掺杂区NI之间，以及第二 P型掺杂区P2与第二 N型掺杂区N2之间。
[0072]参考图6B，第一寄生BJT Qpnp的射极与输入/输出端I/O连接，第一寄生BJT Qpnp的基极以及第二寄生BJT Qnpn的集极则透过具有等效电阻Rnwell的N型阱区NW与电源供应节点VDD电性连接，第一寄生BJT Qpnp的集极以及第二寄生BJT Qnpn的基极则透过具有等效电阻Rpsub的P型基板Psub与参考电位节点GND电性连接。第一寄生BJT Qpnp与第二寄生BJT Qnpn构成一硅控整流器SCR，如图6B所示。寄生二极管Dl的阳极与输入/输出端I/O连接，阴极则与电源供应节点VDD电性连接。第一 MOSFET Ml的栅极以及源/漏极之一电性连接至电源供应节点VDD，第一 MOSFET Ml的另一源/漏极与受保护的电路的输入/输出端I/O连接。
[0073]当一静电放电事件发生于输入/输出端I/O时,输入/输出端I/O与电源供应节点VDD之间的电位差大于寄生二极管Dl以及第一 MOSFET Ml的临界电压。寄生二极管Dl以及第一 MOSFET Ml导通，将静电电荷导离受保护的电路至电源供应节点VDD。同时，输入/输出端I/o与参考电位节点GND之间的电位差大于硅控整流器SCR的临界电压。硅控整流器SCR导通，将静电电荷导离受保护的电路至参考电位节点GND。利用多个放电路径，静电保护电路600具有更佳的放电效率与更高的放电电流。
[0074]图7A及图7B为在图6A及图6B中静电保护电路额外新增放电路径的另一实施方式。图7A为静电保护电路700的剖面图，图7B为图7A中静电保护电路700的等效电路图。静电保护电路700与静电保护电路600的差别在于静电保护电路700更包括一第三P型掺杂区P3，一第四P型掺杂区P4，以及一栅极结构GS2，皆形成于N型阱区NW上。栅极结构GS2设置于第三P型掺杂区P3与第四P型掺杂区P4之间，且第三P型掺杂区P3，第四P型掺杂区P4，以及栅极结构GS2构成一第二 MOSFET M2，其中且第三P型掺杂区P3与一受保护的电路的一输入/输出端I/O连接，第四P型掺杂区P4与栅极结构GS2电性连接至电源供应节点VDD。第二 P型掺杂区P2与第三P型掺杂区P3彼此相邻，且第二 P型掺杂区P2、第三P型掺杂区P3与N型阱区NW构成一额外的第三寄生BJT Ql。一额外的浅沟槽隔离STI可以形成于第一 MOSFET Ml与第二 MOSFET M2之间。
[0075]参考图7B，相较于图6B，本实施例更包括第三寄生BJT Ql以及第二 MOSFET M2。第二 MOSFET M2的栅极以及源/漏极之一电性连接至电源供应节点VDD，第二 MOSFET M2的另一源/漏极与受保护的电路的输入/输出端I/O连接。第三寄生BJT Ql的集极以及基极与电源供应节点VDD电性连接，第三寄生BJT Ql的射极则与输入/输出端I/O连接。[0076]当一静电放电事件发生于输入/输出端I/O时,输入/输出端I/O与参考电位节点GND之间的电位差大于硅控整流器SCR的临界电压。硅控整流器SCR导通，将静电电荷导离受保护的电路至参考电位节点GND。同时，输入/输出端I/O与电源供应节点VDD之间的电位差大于寄生二极管D1、第一及第二 MOSFET M1、M2与寄生BJT Ql的临界电压。寄生二极管Dl、第一及第二 MOSFET M1、M2与寄生BJT Ql导通，将静电电荷导离受保护的电路至电源供应节点VDD。利用多个放电路径，静电保护电路700具有更佳的放电效率与更高的放电电流。
[0077]以上描述揭露了本发明的概念。应可理解于相关领域普通技术人员可以根据上述内容做各种修改，而并未悖离本发明的精神与范畴。再者，所有的实例与叙述仅作为范例之用，让阅读之人可以更容易理解本发明，并未限制专利保护的范围。所有在此描述的准则，情境，以及实施例，亦仅作为范例之用，等同于任何结构上或功能上相同的替代物，包括现有的或尚未被发明的。另外，前文中“包括”，“包含”，“具有”，或是“拥有”等类似的词并非排除的用意。而“范例”仅作为示范之用，并非指最佳的方法。为求附图简明，以上所揭露的特征，层状结构，及/或元件皆以特定的结构与比例去绘示，实际上的结构与比例可能会与附图的内容不同。
[0078]上述内容仅为示范之用，实际的专利保护范围请参考所附的权利要求。
【权利要求】
1.一种静电放电保护装置，包括: 一 P型基板； 一 N型阱区，形成于该P型基板上； 至少一 P型掺杂区，形成于该N型阱区上，其中该至少一 P型掺杂区与一受保护的电路的一输入/输出端电性连接； 一第一 N型掺杂区，形成于该P型基板上，其中该第一 N型掺杂区与一第一节点电性连接，且该至少一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器；以及 一第二 N型掺杂区，形成于该N型阱区上并与一第二节点电性连接，其中部分该至少一P型掺杂区以及该第二 N型掺杂区形成一放电路径，当一静电放电事件发生于该输入/输出端时，该硅控整流器与该放电路径将静电电荷分别导至该第一节点与该第二节点。
2.如权利要求1所述的静电放电保护装置，其中部分该至少一P型掺杂区以及该N型掺杂区形成一寄生二极管。
3.如权利要求1所述的静电放电保护装置，其中: 该至少一 P型掺杂区还包括一第一 P型掺杂区以及一第二 P型掺杂区，其中该第一 P型掺杂区与该第二 P型掺杂区邻接，且该第一 P型掺杂区与该第二 N型掺杂区构成一放电路径； 该第二 P型掺杂区与该第一 N型掺杂区，其中该第二 P型掺杂区，该N型阱区，该P型基底，以及该第一 N型掺杂区构成该硅控整流器； 该静电放电保护电路还包括一第三P型掺杂区形成于该N型阱区之上，且设置于该第一与该第二 P型掺杂区之间，其中该第三P型掺杂区域电性耦合至该第一节点；以及 该第一P型掺杂区、该N型阱区，以及该第二P型掺杂区构成一第一寄生BJT，且该第二P型掺杂区、该N型阱区，以及该第三P型掺杂区构成一第二寄生BJT，其中当一静电放电事件发生于该输入/输出端时，该硅控整流器，该第一寄生BJT以及该第二寄生BJT将静电电荷旁路至该第一节点，且该放电路径将静电电荷旁路至该第二节点。
4.如权利要求1所述的静电放电保护装置，其中还包括一第三N型掺杂区，一第四N型掺杂区，以及一栅极结构形成于该P型基板上，其中: 该第三N型掺杂区电性连接至该第二节点，该第四N型掺杂区以及该栅极结构电性连接至一第三节点；以及 该第三N型掺杂区，该第四N型掺杂区，以及该栅极结构构成一第一 MOSFET，其中当一静电放电事件发生于该输入/输出端时，该MOSFET将静电电荷导至该第三节点。
5.一种静电放电保护电路，包括: 一 P型基板； 一 N型阱区，形成于该P型基板之上； 一第一 P型掺杂区，形成于该N型阱区之上，其中该第一 P型掺杂区与一受保护的电路的一输入/输出端电性连接； 一第一 N型掺杂区，形成于该P型基板之上，其中该第一 N型掺杂区与一第一节点电性连接，且该第一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器；一第二 P型掺杂区，形成于该N型阱区之上，其中该第二 P型掺杂区与一第二节点电性连接； 一第二 N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一 P型掺杂区与该第二 N型掺杂区形成一寄生二极管； 一栅极结构，形成于该N型阱区之上，且位于该第一及该第二 P型掺杂区，其中该栅极结构与该第二节点电性连结；以及 该栅极结构、该第一及该第二 P型掺杂区构成一 MOSFET，其中当一静电放电事件发生于该输入/输出端时，该硅控整流器将静电电荷导至该第一节点，且该MOSFET将静电电荷导至该第二节点。
6.一种静电放电保护电路，包括: 一 P型基板； 一N型阱区，形成于该P型基板之上； 一第一 P型掺杂区，形成于该N型阱区之上，其中该第一 P型掺杂区与一受保护的电路的一输入/输出端电性连接； 一第一 N型掺杂区，形成于该P型基板之上，其中该第一 N型掺杂区与一第一节点电性连接，且该第一 P型掺杂区、该N型阱区、该P型基板，以及该第一 N型掺杂区构成一硅控整流器； 一第二 P型掺杂区，形成于该N型阱区之上，且与一第二节点电性连接； 一第三P型掺杂区，形成于该N型阱区之上，且与该输入/输出端电性连接； 一第四P型掺杂区，形成于该N型阱区之上，且与该第二节点电性连接； 一第二 N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一 P型掺杂区与该第二 N型掺杂区形成一放电路径； 一第一栅极结构，形成于该N型阱区之上，且位于该第一及该第二 P型掺杂区，其中该第一栅极结构与该第二节点电性连结；以及 一第二栅极结构，形成于该N型阱区之上，且位于该第三及该第四P型掺杂区，其中该第二栅极结构与该第二节点电性连结；其中该第一栅极结构、该第一及该第二 P型掺杂区构成一第一 M0SFET，该第二栅极结构、该第三及该第四P型掺杂区构成一第二 M0SFET，且该第二 P型掺杂区、该N型阱区及该第三P型掺杂区构成一寄生BJT，其中当一静电放电事件发生于该输入/输出端时，该娃控整流器将静电电荷导至该第一节点，且该第一与该第二MOSFET及该寄生BJT将静电电荷导至该第二节点。
【文档编号】H01L27/02GK103427407SQ201210371351
【公开日】2013年12月4日 申请日期:2012年9月28日 优先权日:2012年5月21日
【发明者】陈伟梵 申请人:南亚科技股份有限公司