专利名称：一种半导体器件及其形成方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术：
为了提高双极器件和集成电路的性能，通常需要在半导体器件的硅基底表面淀积多个外延层。而在超结技术中，每层外延层形成后，都需要对其进行离子注入，从而在每层外延层内形成三道掺杂层。但是，现有技术中具有超结结构的半导体器件性能较差。在公开号为CN101916729A的中国专利文件中还可以发现更多关于具有超结结构的半导体器件的介绍
发明内容
本发明解决的问题是现有技术中具有超结结构的半导体器件的性能较差。为解决上述问题，本发明提供了以下技术方案一种半导体器件的形成方法，包括提供半导体基底，所述半导体基底表面形成有第一外延层；在所述第一外延层内形成标识结构；以所述标识结构为基准，在所述第一外延层内形成掺杂层；在所述第一外延层表面形成第二外延层，所述第二外延层内形成有标识结构，且与所述第一外延层内标识结构的位置相对应；以所述标识结构为基准，在所述第二外延层内形成掺杂层；其中，所述外延层形成时的工艺温度为900°C -1200°C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。优选的，所述标识结构为凹槽。优选的，所述凹槽的横截面形状为规则图形。优选的，所述凹槽在垂直于所述半导体基底方向上的深度为2 μ m。优选的，以所述标识结构为基准，在所述第二外延层内形成掺杂层具体包括以所述标识结构为基准，在所述第二外延层上放置图案化的第一掩膜版；以所述第一掩膜版为掩膜，在所述第二外延层上形成图案化的光胶层，使所述标识结构的中心与所述光胶层上和其相对应的图案的中心在一条直线上；以所述图案化的光胶层为掩膜，在所述第二外延层内形成掺杂层。优选的，还包括在所述第N外延层表面形成第N+1外延层，所述第N+1外延层内形成有标识结构，且与所述第N外延层内标识结构的位置相对应；以所述标识结构为基准，在所述第N+1外延层内形成掺杂层；其中，N不小于2，且所述外延层形成时的工艺温度为9000C -12000C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。—种半导体器件，包括半导体基底，所述半导体基底表面形成有第一外延层；位于所述第一外延层内的标识结构和掺杂层；位于所述第一外延层表面的第二外延层，所述第二外延层内具有标识结构，且与所述第一外延层内标识结构的位置相对应；位于所述第二外延层内的掺杂层；其中，所述外延层形成时的工艺温度为900°C -1200°C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。
优选的，所述标识结构为凹槽。优选的，所述凹槽的横截面形状为规则图形。优选的，所述凹槽在垂直于所述半导体基底方向上的深度为2 μ m。优选的,还包括位于所述第N外延层表面的第N+1外延层,所述第N+1外延层内具有标识结构，且与所述第N外延层内标识结构的位置相对应；位于所述第N+1外延层内的掺杂层；其中，N不小于2，且所述外延层形成时的工艺温度为900°C -1200°C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。与现有技术相比，本发明具有以下优点本发明所提供的半导体器件形成方法中，每层外延层内都形成有标识结构，所述标识结构在相应各层外延层内的具体位置相对应，且所述外延层形成时的工艺温度为 9000C -12000C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr，使得所述外延层中的硅原子在形成过程中，有足够的反应能量和/或反应时间弛豫到稳定的位置，从而使得各层外延层内标识结构在形成过程中不会发生变形，进而使得在以所述标识结构为基准，在各层外延层内形成的掺杂层在竖直方向上严格对齐，不会发生错位，避免了由于各层外延层内所形成的掺杂层在竖直方向上发生错位，而给半导体器件的击穿电压所带来的影响，提高了所述半导体器件的性能。
图I是本发明实施例所提供的半导体器件形成方法的流程示意图；图2-5是本发明实施例所提供的半导体器件形成方法的剖面示意图。
具体实施例方式正如背景技术部分所述，现有技术中具有超结结构的半导体器件的性能较差。发明人研究发现，这是因为在制作外延层时，所述外延层中的硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，从而导致所述外延层中的标识结构在形成的过程中发生变形，进而导致在以所述标识结构为基准，对所述外延层进行离子注入时的注入位置发生偏移，使得在各层外延层内形成的掺杂层发生错位，影响所述半导体器件的击穿电压，降低所述半导体器件的性能。进一步，发明人还研究发现，所述外延层在形成过程中，在所述标识结构的拐角处，由于相邻硅原子之间的相互作用力，也会导致所述标识结构在形成过程中发生变形，从而导致在以所述标识结构为基准，对所述外延层进行离子注入时的注入位置发生偏移，使得在各层外延层内形成的掺杂层发生错位，影响所述半导体器件的击穿电压，降低所述半导体器件的性能。有鉴于此，本发明提供了一种半导体器件的形成方法，包括提供半导体基底，所述半导体基底表面形成有第一外延层；在所述第一外延层内形成标识结构；以所述标识结构为基准，在所述第一外延层内形成掺杂层；在所述第一外延层表面形成第二外延层，所述第二外延层内也形成有标识结构，且与所述第一外延层内标识结构的位置相对应；
以所述标识结构为基准，在所述第二外延层内形成掺杂层；其中，所述外延层形成时的工艺温度为900°C-1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。相应的，本发明还提供了一种利用上述形成方法所形成的半导体器件，所述半导体器件包括半导体基底，所述半导体基底表面形成有第一外延层；位于所述第一外延层内的标识结构和掺杂层；位于所述第一外延层表面的第二外延层，所述第二外延层内具有标识结构，且与所述第一外延层内标识结构的位置相对应；
位于所述第二外延层内的掺杂层；其中，所述外延层形成时的工艺温度为900°C-1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。由上可知，本发明所提供的半导体器件形成方法中，第一外延层和第二外延内都形成有标识结构，所述标识结构在相应第一、第二外延层内的具体位置相对应，且所述第一外延层和第二外延层形成时的工艺温度为900°C -1200°C ;和/或，所述第一外延层和/或第二外延层形成时的工艺压强为20TOrr-40TOrr，使得所述外延层中的硅原子在形成过程中，有足够的反应能量和/或反应时间弛豫到稳定的位置，从而使得各层外延层内标识结构在形成过程中不会发生变形，进而使得在以所述标识结构为基准，在各层外延层内形成的掺杂层在竖直方向上严格对准，不会发生错位，避免了由于各层外延层内所形成的掺杂层在竖直方向上发生错位，而给半导体器件的击穿电压所带来的影响，提高了所述半导体器件的性能。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和实施例对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。实施例一如图I所示，本发明实施例所提供的半导体器件形成方法，包括SlOl :如图2所示，提供半导体基底100，所述半导体基底100表面形成有第一外延层101。在本发明实施例中，所述半导体基底100的材料为单晶硅，且所述半导体基底100可以掺杂N型或P型杂质，以满足实际的工业需求。所述第一外延层101的材料为硅，且所述第一外延层101的形成工艺为化学气相沉积。S102 :继续如图2所示，在所述第一外延层101内形成标识结构102。所述标识结构102用于光刻或离子注入时的位置对准。在本发明实施例中，所述标识结构102优选为凹槽，且所述凹槽的横截面形状优选为规则图形。其具体形成工艺为首先，在所述第一外延层101表面形成光胶层；然后以具有一定图案的掩膜版为掩膜，对所述光胶层进行曝光、显影，从而在所述光胶层内形成开口 ；最后再以具有所述开口的光胶层为掩膜，对所述第一外延层101进行刻蚀，在所述第一外延层101内形成凹槽，作为标识结构102。其中，所述掩膜版上图案与所述标识结构102的形状相对应。当所述标识结构102为凹槽时，位于所述第一外延层101内的凹槽在垂直于所述半导体基底100方向上的深度为2μπι;需要说明的是，所述凹槽在垂直于所述半导体基底100方向上的深度要根据所述外延层的厚度进行调整，本发明对此并不限定。S103 :如图3所示，以所述标识结构102为基准，在所述第一外延层101内形成掺杂层103。待在所述第一外延层101内形成标识结构102以后,先在所述第一外延层101表面淀积光胶层，然后以所述标识结构102为基准，在位于所述第一外延层101表面的光胶层上放置图案化的第一掩膜版，所述第一掩膜版上不仅具有与所述标识结构102相对应的图案，且所述第一掩膜版上在与所述第一外延层101内待形成掺杂层103区域相对应的位置也具有相应的图案。当所述标识结构102为凹槽，且所述凹槽具有规则形状时，所述第一掩膜版上与·所述第一外延层101内凹槽相对应的位置具有第一开口，且所述第一开口的横截面形状与所述凹槽的形状相同。以所述标识结构102为基准，放置所述第一掩膜版时，所述第一开口的中心与所述凹槽的中心在同一直线上，且在平行于所述第一外延层101的水平面内，所述第一开口的各边与所述凹槽上相对应各边不仅水平方向上的距离相等，而且竖直方向上的距离也相等。以所述标识结构102为基准，将所述第一掩膜版放置好后，再以所述第一掩膜版为掩膜，对所述光胶层进行曝光、显影，从而在所述第一外延层101上形成图案化的光胶层，且所述光胶层上的图案与所述第一掩膜版上的图案相对应，进而使得所述光胶层上的图案与所述第一外延层101内待形成掺杂层103的位置相对应。在所述第一外延层101表面形成图案化的光胶层之后，以所述图案化的光胶层为掩膜，对所述第一外延层101进行离子注入，从而在所述第一外延层101内由下至上形成高、中、低能三道掺杂层103。步骤S104，如图4所示，在所述第一外延层101表面形成第二外延层104，所述第二外延层104内形成有标识结构105,且与所述第一外延层101内标识结构102的位置相对应。其中，所述第二外延层104形成时的工艺温度为900°C -1200°C;和/或，所述第二外延层104形成时的工艺压强为20Torr-40Torr。由于所述第一外延层101内具有标识结构102，因此，所述第二外延层104形成后，所述第二外延层104内与所述第一外延层101内相对应的位置也会自然形成有所述标识结构105。具体的，以所述标识结构105是凹槽为例，由于所述第一外延层101内具有凹槽，因此，所述第二外延层104形成之后，所述第二外延层104内对应于所述第一外延层101内形成有凹槽的位置也会形成凹槽。但是，由于所述外延层中的硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，从而会导致所述第二外延层104中的标识结构105在形成的过程中发生变形，进而导致在以所述标识结构105为基准，对所述外延层进行离子注入时的注入位置发生偏移，使得在第二层外延层104内形成的掺杂层106与所述第一层外延层101内形成的掺杂层103发生错位，影响所述半导体器件的击穿电压，降低所述半导体器件的性能。
而且，所述第二外延层104在形成过程中，在所述标识结构105的拐角处，由于相邻硅原子之间的相互作用力，也会导致所述标识结构105在形成过程中发生变形，从而导致在以所述标识结构105为基准，对所述外延层进行离子注入时的注入位置发生偏移，使得在第二层外延层104内形成的掺杂层106与所述第一层外延层101内形成的掺杂层103发生错位，影响所述半导体器件的击穿电压，降低所述半导体器件的性能。发明人研究发现，不论是由于所述外延层中的硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，而导致的所述第二外延层104中的标识结构105在形成的过程中发生变形，还是由于所述第二外延层104在形成过程中，在所述标识结构105的拐角处，由于相邻硅原子之间的相互作用力，而导致的所述标识结构105在形成过程中发生变形，都是因为所述外延层中的硅原子在生长过程中，无法弛豫到较为稳定的位置而发生无序堆积的结果。为了使所述外延层中的硅原子能够弛豫到较为稳定的位置，避免所述外延层中的硅原子发生无序堆积，从而使得所述标识结构105在形成过程中发生变形，在本发明一个实施例中，所述第二外延层104形成时的工艺温度为900°C -1200°C ;在本发明的另一个实施例中，所述第二外延层104形成时的工艺压强为20Torr-40Torr ;在本发明的又一个实施例中，所述第二外延层104形成时的工艺温度为900°C -1200°C，且所述第二外延层104形成时的工艺压强为20Torr-40Torr。具体的，当本发明实施例中所述第二外延层104形成时的工艺温度为9000C -1200°C时，本发明所述第二外延层104形成时的工艺温度，较现有技术中所述第二外延层104形成的工艺温度提高了，从而提高了所述第二外延层104形成过程中，硅原子所携带的能量，使得所述硅原子在较短的时间内，能够有足够的能量，弛豫到较为稳定的位置，减少所述第二外延层104形成过程中晶格缺陷的发生，进而解决了在所述第二外延层104的形成过程中，由于所述硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，以及所述标识结构105拐角处，由于相邻硅原子之间的相互作用力，而导致的所述第二外延层104中的标识结构105在形成的过程中发生变形，确保所述第二外延层104内形成的标识结构105的形状与所述第一外延层101内形成的标识结构102的形状相同。当本发明实施例中，所述第二外延层104形成时的工艺压强为20Torr-40Torr时，本发明实施例中所述第二外延层104形成时的工艺压强，较现有技术中的工艺压强较低，从而降低所述第二外延层104形成过程中，所述硅原子的堆积速度，使得所述第二外延层104中的硅原子在相同能量的驱动下，有足够的时间运动到较为稳定的位置，减少所述第二外延层104形成过程中晶格缺陷的发生，进而解决了在所述第二外延层104的形成过程中，由于所述硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，以及所述标识结构105拐角处，由于相邻硅原子之间的相互作用力，而导致的所述第二外延层104中的标识结构105在形成的过程中发生变形，确保所述第二外延层104内形成的标识结构105的形状与所述第一外延层101内形成的标识结构102的形状相同。当本发明实施例中，所述第二外延层104形成时的工艺温度为900°C -1200°C，且所述第二外延层104形成时的工艺压强为20Torr-40Torr时,本发明实施例中所述第二外延层104形成时的工艺温度，较现有技术中所述第二外延层104形成的工艺温度提高了，且所述第二外延层104形成时的工艺压强，较现有技术中的工艺压强较低，从而在提高了所述第二外延层104形成过程中，硅原子所携带的能量的同时，也降低所述第二外延层104形成过程中，所述硅原子的堆积速度，使得所述硅原子既有足够的能量，又有足够的时间，弛豫到较为稳定的位置，减少所述第二外延层104形成过程中晶格缺陷的发生，进而解决了在所述第二外延层104的形成过程中，由于所述硅原子沿着(111)晶面的生长速度，相较于所述硅原子沿(100)晶面的生长速度较慢，以及所述标识结构105拐角处，由于相邻硅原子之间的相互作用力，而导致的所述第二外延层104中的标识结构105在形成的过程中发生变形，确保所述第二外延层104内形成的标识结构105的形状与所述第一外延层101内形成的标识结构102的形状相同。步骤S105，如图5所示，以所述标识结构105为基准，在所述第二外延层104内形成惨杂层106。所述第二外延层104形成后，在所述第二外延层104表面淀积光胶层，然后以所述标识结构105为基准，在位于所述第二外延层104表面的光胶层上放置所述第一掩膜版，其中，所述第二外延层104内的标识结构105与第一掩膜版的相对位置同所述第一外延层101·内的标识结构102与第一掩膜版的相对位置完全相同。当所述标识结构105为凹槽时，所述第一掩膜版上与所述第二外延层104内凹槽相对应的位置具有第一开口，所述第一开口的形状与所述凹槽的横截面形状相同。然后以所述标识结构105为基准，在所述光胶层上放置所述第一掩膜版，使所述第一掩膜版上第一开口的中心与所述凹槽的中心位于同一直线上。所述第一掩膜版放置好后，以所述第一掩膜版为掩膜，对所述光胶层进行曝光、显影，从而在所述第二外延层104上形成图案化的光胶层，且所述光胶层上的图案与所述第一掩膜版上的图案相对应，进而使得所述光胶层上的图案与所述第二外延层104内待形成掺杂层106的位置相对应。在所述第二外延层104表面形成图案化的光胶层之后，再分别测量在平行于所述第一外延层101的水平面内，所述凹槽各边与所述光胶层上和其相对应的图案各边的距离，从而进一步确保所述第二外延层104内待形成掺杂层106的位置与所述第一外延层101内所形成的掺杂层103的位置严格对准。具体的，以所述凹槽的横截面形状为矩形为例，只需通过分别测量在平行于所述第一外延层101的水平面内，所述凹槽各边与所述光胶层上和其相对应的图案各边在水平方向的距离和竖直方向的距离，然后比较在水平方向上，所述凹槽各边与所述光胶层上和其相对应的图案各边的距离是否相等。如果相等，再比较在竖直方向上，所述凹槽各边与所述光胶层上和其相对应的图案各边的距离是否相等。如果所述凹槽各边与所述光胶层上和其相对应的图案各边的距离在水平方向上，和/或，竖直方向上不相等，则去除所述光胶层，并在所述第二外延层104表面重新形成光胶层，并以所述第一掩膜版为掩膜对重新形成的光胶层进行曝光、显影，以及测量显影后，所述凹槽各边与所述光胶层上和其相对应的图案各边在水平方向的距离和竖直方向的距离，直到所述凹槽各边与所述光胶层上和其相对应的图案各边的距离在水平方向上和竖直方向上都相等，此时，则可确保所述标识结构105的中心与所述光胶层上和其相对应的图案的中心在一条直线上，即所述标识结构105的中心与所述第一掩膜版上第一开口的中心在同一条直线上。在所述第二外延层104表面形成最终图案化的光胶层之后，以所述图案化的光胶层为掩膜，对所述第二外延层104进行离子注入，从而在所述第二外延层104内由下至上形成高、中、低能三道掺杂层106。由于所述第二外延层104内形成的标识结构105的形状与所述第一外延层101内形成的标识结构102的形状相同，且所述第二外延层104内形成的标识结构105的位置与所述第一外延层101内形成的标识结构102的位置相对应，又因为所述第一外延层101内所述标识结构102的中心和第二外延层104内所述标识结构105的中心分别与所述第一掩膜版上第一开口的中心位于同一条直线上，因此，所述第一外延层101内标识结构102的中心和第二外延层104内标识结构105的中心也在同一直线上，从而使得所述第二外延层104内离子注入的位置与第一外延层101内离子注入的位置在竖直方向上严格对准，进而使得所述第二外延层104内的三道掺杂层106与所述第一外延层101内的三道掺杂层103，在竖直方向上的位置严格对准，避免了由于第二外延层104内的三道掺杂层106与第一外延层 101内的三道掺杂层103，在竖直方向上发生位置错位，而给半导体器件的击穿电压所带来的影响，提高了所述半导体器件的性能。需要说明的是，本发明实施例中所提供半导体器件包括两层外延层，但是本发明所提供的半导体器件的形成方法并不仅限于所述半导体器件包括两层外延层的情况。当所述半导体器件包括多层外延层时，本发明所提供的半导体器件形成方法还包括在所述第N外延层表面形成第N+1外延层，所述第N+1外延层内形成有标识结构，且与所述第N外延层内标识结构的位置相对应；以所述标识结构为基准，在所述第N+1外延层内形成掺杂层；其中，N不小于2，且所述外延层形成时的工艺温度为900°C -1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。相应的，利用该形成方法形成的半导体器件还包括位于所述第N外延层表面的第N+1外延层,所述第N+1外延层内具有标识结构,且与所述第N外延层内标识结构的位置相对应；位于所述第N+1外延层内的掺杂层；其中，N不小于2，且所述外延层形成时的工艺温度为900°C -1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。其中，所述第N外延层与第N+1外延层的形成方法参照本实施例中所述第二外延层104的形成方法，这里不再一一赘述。综上所述，本发明所提供的半导体器件形成方法中，每层外延层内都形成有标识结构，所述标识结构在相应各层外延层内的具体位置相对应，且所述外延层形成时的工艺温度为900°C -1200°C ;和/或，所述外延层形成时的工艺压强为20Torr-40Torr，使得所述外延层中的硅原子在形成过程中，有足够的反应能量和/或反应时间弛豫到稳定的位置，从而使得各层外延层内标识结构在形成过程中不会发生变形，进而使得在以所述标识结构为基准，在各层外延层内形成的掺杂层在竖直方向上严格对齐，不会发生错位，避免了由于各层外延层内所形成的掺杂层在竖直方向上发生错位，而给半导体器件的击穿电压所带来的影响，提高了所述半导体器件的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种半导体器件的形成方法，其特征在于，包括 提供半导体基底，所述半导体基底表面形成有第一外延层； 在所述第一外延层内形成标识结构； 以所述标识结构为基准，在所述第一外延层内形成掺杂层； 在所述第一外延层表面形成第二外延层，所述第二外延层内形成有标识结构，且与所述第一外延层内标识结构的位置相对应； 以所述标识结构为基准，在所述第二外延层内形成掺杂层； 其中，所述外延层形成时的工艺温度为900°c-1200°c;和/或，所述外延层形成时的工艺压强为 20Torr-40Torr。
2.如权利要求I所述的形成方法，其特征在于，所述标识结构为凹槽。
3.如权利要求2所述的形成方法，其特征在于，所述凹槽的横截面形状为规则图形。
4.如权利要求2所述的形成方法，其特征在于，所述凹槽在垂直于所述半导体基底方向上的深度为2 μ m。
5.如权利要求I所述的形成方法，其特征在于，以所述标识结构为基准，在所述第二外延层内形成掺杂层包括 以所述标识结构为基准，在所述第二外延层上放置图案化的第一掩膜版； 以所述第一掩膜版为掩膜，在所述第二外延层上形成图案化的光胶层，使所述标识结构的中心与所述光胶层上和其相对应的图案的中心在一条直线上； 以所述图案化的光胶层为掩膜，在所述第二外延层内形成掺杂层。
6.如权利要求I所述的形成方法，其特征在于，还包括 在所述第N外延层表面形成第N+1外延层，所述第N+1外延层内形成有标识结构，且与所述第N外延层内标识结构的位置相对应； 以所述标识结构为基准，在所述第N+1外延层内形成掺杂层； 其中，N不小于2，且所述外延层形成时的工艺温度为900°C -1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。
7.一种半导体器件，其特征在于，包括 半导体基底，所述半导体基底表面形成有第一外延层； 位于所述第一外延层内的标识结构和掺杂层； 位于所述第一外延层表面的第二外延层，所述第二外延层内具有标识结构，且与所述第一外延层内标识结构的位置相对应； 位于所述第二外延层内的掺杂层； 其中，所述外延层形成时的工艺温度为900°C-1200°C;和/或，所述外延层形成时的工艺压强为 20Torr-40Torr。
8.如权利要求I所述的半导体器件，其特征在于，所述标识结构为凹槽。
9.如权利要求8所述的半导体器件，其特征在于，所述凹槽的横截面形状为规则图形。
10.如权利要求8所述的半导体器件，其特征在于，所述凹槽在垂直于所述半导体基底方向上的深度为2 μ m。
11.如权利要求I所述的半导体器件，其特征在于，还包括 位于所述第N外延层表面的第N+1外延层，所述第N+1外延层内具有标识结构，且与所述第N外延层内标识结构的位置相对应； 位于所述第N+1外延层内的掺杂层； 其中，N不小于2，且所述外延层形成时的工艺温度为900°C -1200°C;和/或，所述外延层形成时的工艺压强为20Torr-40Torr。
全文摘要
一种半导体器件的形成方法，包括提供半导体基底，半导体基底表面形成有第一外延层；在第一外延层内形成标识结构；以标识结构为基准，在第一外延层内形成掺杂层；在第一外延层表面形成外延层，第二外延层内形成有标识结构，且与第一外延层内标识结构的位置相对应；以标识结构为基准，在第二外延层内形成掺杂层；其中，所述外延层形成时的工艺温度为900℃-1200℃；和/或，所述外延层形成时的工艺压强为20Torr-40Torr。利用本发明所提供的方法，能够保证各层外延层内形成的掺杂层在竖直方向上严格对齐，从而避免由于各层外延层内所形成的掺杂层在竖直方向上发生错位，而给半导体器件的击穿电压所带来的影响，提高半导体器件的性能。
文档编号H01L23/544GK102891135SQ20121039631
公开日2013年1月23日 申请日期2012年10月17日 优先权日2012年10月17日
发明者贾璐, 黄锦才 申请人:上海宏力半导体制造有限公司