采用高电压反注入的功率晶体管的制作方法
【专利摘要】采用高电压反注入的功率晶体管。本文提出场效应晶体管器件(可选的是横向功率晶体管)及其形成方法，所述方法包括：提供衬底；形成掺杂的隐埋层；在位于隐埋层上的衬底中形成主阱。可以在主阱中形成漂移漏极，在主阱中以及在漂移漏极和隐埋层之间对反注入区域进行注入。主阱可以包括第一注入区域和第二注入区域，其中第二注入区域的深度小于第一注入区域的深度。可以在第一注入区域和第二注入区域之间的深度处进行反注入。主阱和反注入区域可以包括具有相同导电类型的掺杂物，或都包括p+型掺杂物。可以在漂移漏极的一部分的上方形成栅极。
【专利说明】采用高电压反注入的功率晶体管
【技术领域】
[0001]一般而言，本文描述的实施例涉及半导体器件，具体而言，涉及金属氧化物半导体(MOS)器件，更具体而言，涉及高电压MOS器件的结构和制造方法。
【背景技术】
[0002]高电压金属氧化物半导体(HVMOS)器件广泛应用于许多电子器件,诸如输入/输出(I/O)电路、CPU电源供应器、功率管理系统、AC/DC交换器等。存在各种形式的HVMOS器件。对称HVMOS器件可以在源极侧和漏极侧具有对称结构。可以对漏极侧和源极侧施加高电压。不对称HVMOS器件可以在源极侧和漏极侧具有不对称结构。
[0003]HVMOS结构具有额定电流和额定击穿电压，它们是沟道尺寸的函数。当在“导通”状态时，理想的HVMOS器件在源极和漏极之间显示高击穿电压和低电阻。通常成组形成和操作功率MOS器件，包括HVMOS结构，其中并联操作多个功率MOS器件以在多个器件之间分配电流。当接近高电压或在高电压下操作多个器件时，可以采用若干技术包括浅沟槽隔离(STI)和其他外围高电压η阱(HVNW)和ρ阱(HVPW)来隔离器件。
【发明内容】
[0004]为了解决现有技术中的问题，根据本发明的一方面，提供了一种用于形成器件的方法，包括:提供衬底；在所述衬底上形成隐埋层；在位于所述隐埋层上方的衬底中形成具有第一导电类型的主阱；在所述主阱中形成具有第二导电类型的漂移漏极；以及在所述主阱中对具有所述第一导电类型的反注入区域进行注入，所述反注入区域介于所述漂移漏极和所述隐埋层之间。
[0005]在所述的方法中，至少通过在第一深度处进行第一离子注入和在小于所述第一深度的第二深度处进行第二离子注入来形成所述主阱，并且，通过在小于所述第一深度且大于所述第二深度的第三深度处进行第三离子注入来形成所述反注入区域。
[0006]在所述的方法中，至少通过在第一深度处进行第一离子注入和在小于所述第一深度的第二深度处进行第二离子注入来形成所述主阱，并且，通过在小于所述第一深度且大于所述第二深度的第三深度处进行第三离子注入来形成所述反注入区域，其中，所述第一离子注入的浓度为约4.0Ε12和约5.0Ε12之间，所述第二离子注入的浓度为约2.5Ε12和约
3.5Ε12 之间。
[0007]在所述的方法中，至少通过在第一深度处进行第一离子注入和在小于所述第一深度的第二深度处进行第二离子注入来形成所述主阱，并且，通过在小于所述第一深度且大于所述第二深度的第三深度处进行第三离子注入来形成所述反注入区域，其中，所述第一离子注入的浓度为约4.0Ε12和约5.0Ε12之间，所述第二离子注入的浓度为约2.5Ε12和约
3.5Ε12之间，所述第三离子注入的浓度为约2.0Ε12和约3.0Ε12之间。
[0008]在所述的方法中，形成所述漂移漏极包括在所述衬底上方施加第一图案掩模以及通过所述第一图案掩模中的一个或多个开口对所述漂移漏极进行注入，并且，对反注入区域进行注入包括通过所述第一图案掩模中的一个或多个开口对所述反注入区域进行注入。
[0009]在所述的方法中，形成所述漂移漏极包括在所述衬底上方施加第一图案掩模以及通过所述第一图案掩模中的一个或多个开口对所述漂移漏极进行注入，并且，对反注入区域进行注入包括通过所述第一图案掩模中的一个或多个开口对所述反注入区域进行注入，其中，对反注入区域进行注入包括对至少两个反注入区域进行注入，所述反注入区域被非漂移区域隔开。
[0010]在所述的方法中，形成所述漂移漏极包括在所述衬底上方施加第一图案掩模以及通过所述第一图案掩模中的一个或多个开口对所述漂移漏极进行注入，并且，对反注入区域进行注入包括通过所述第一图案掩模中的一个或多个开口对所述反注入区域进行注入，其中，对反注入区域进行注入包括对至少两个反注入区域进行注入，所述反注入区域被非漂移区域隔开，所述的方法还包括在对所述反注入区域进行注入之后，在所述漂移漏极的至少一部分中形成源极和漏极。
[0011]在所述的方法中，形成所述漂移漏极包括在所述衬底上方施加第一图案掩模以及通过所述第一图案掩模中的一个或多个开口对所述漂移漏极进行注入，并且，对反注入区域进行注入包括通过所述第一图案掩模中的一个或多个开口对所述反注入区域进行注入，其中，对反注入区域进行注入包括对至少两个反注入区域进行注入，所述反注入区域被非漂移区域隔开，所述的方法还包括在所述衬底的表面上形成栅极结构，所述栅极结构覆盖所述漂移漏极的至少一部分。
[0012]根据本发明的另一方面，提供了一种器件，包括:衬底；隐埋层，设置在所述衬底中；主阱，具有第一导电类型，所述主阱位于所述隐埋层上方的衬底中；至少一个漂移漏极，具有第二导电类型，所述至少一个漂移漏极位于所述主阱中；至少一个反注入区域，位于所述主阱中且具有所述第一导电类型，所述至少一个反注入区域设置在所述至少一个漂移漏极和所述隐埋层之间；以及栅极结构，位于所述主阱以及所述至少一个漂移漏极的一部分的上方。
[0013]在所述的器件中，所述主阱包括第一深度处的第一注入区域和小于所述第一深度的第二深度处的第二注入区域，并且，第一所述反注入区域设置在所述第一注入区域和所述第二注入区域之间。
[0014]在所述的器件中，所述主阱和第一所述反注入区域均包含具有相同导电类型的掺杂物。
[0015]在所述的器件中，所述主阱和第一所述反注入区域均包含具有相同导电类型的掺杂物，其中，所述主阱是包含P型掺杂物的高电压P阱，所述第一反注入区域包含P型掺杂物。
[0016]所述的器件还包括:两个或更多个漂移漏极；两个或更多个反注入区域，每一个反注入区域都设置在漂移漏极和所述隐埋层的一部分之间；以及源极和漏极，均设置在一个所述漂移漏极中。
[0017]所述的器件还包括:两个或更多个漂移漏极；两个或更多个反注入区域，每一个反注入区域都设置在漂移漏极和所述隐埋层的一部分之间；以及源极和漏极，均设置在一个所述漂移漏极中；P+型基础结构，设置在所述主阱中以及所述主阱的表面，所述基础结构在所述主阱的表面环绕所述源极和漏极；以及STI结构，设置在所述主阱中以及所述基础结构和所述源极和漏极之间。
[0018]根据本发明的又一方面，提供了一种器件，包括:主阱，具有自所述主阱的第一面距离第一深度处的第一注入区域和自所述第一面距离第二深度处的第二注入区域，其中，所述第二深度小于所述第一深度；隐埋层，设置在所述主阱的第二面；多个漂移漏极，设置在所述主阱中且具有第一导电类型；以及多个反注入区域，位于所述主阱中且具有第二导电类型，每一个反注入区域都设置在所述隐埋层和一个所述漂移漏极之间。
[0019]在所述的器件中，所述第一深度约为2微米，所述第二深度约为I微米。
[0020]在所述的器件中，所述第一深度约为2微米，所述第二深度约为I微米，其中，所述反注入区域设置在约1.5微米的深度处。
[0021]在所述的器件中，所述主阱和所述反注入区域包含具有相同导电类型的掺杂物。
[0022]在所述的器件中，所述隐埋层具有所述第一导电类型。
[0023]在所述的器件中，所述主阱被具有所述第一导电类型的隔离阱围绕。
【专利附图】
【附图说明】
[0024]为了更全面地理解本发明及其优势，现在将结合附图所进行的以下描述作为参考，其中:
[0025]图1A示出具有垂直BJT区域的常规HVMOS器件的截面图；
[0026]图1B示出根据实施例的HVMOS器件的俯视图；以及
[0027]图2至图7是根据实施例制造HVMOS器件的中间阶段的截面图。
【具体实施方式】
[0028]在下面详细论述本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用本发明的示例性具体方式，而不用于限制本发明的范围。
[0029]参照图1至图7描述了本发明的实施例，并且还论述了实施例的变化。在本发明的所有各个视图和示例性实施例中，相似的参考标号用于表示相似的元件。此外，附图用于举例说明，并且不成比例且不用于限制。
[0030]参照图1A，示出根据实施例的横向HVMOS或功率MOS器件。首先提供衬底101，其可以包含诸如硅的半导体材料，但是根据器件设计要求，可以使用其他材料。可以形成隐埋层，并且在本实施例中，隐埋层可以被称为η块状衬底或η+隐埋层(NBL) 102。在一个实施例中，NBL 102掺杂有η型掺杂物，而在ρ型晶体管实施例中，隐埋层还可以掺杂有P型掺杂物，从而形成P型隐埋层。可以通过离子注入、热扩散或类似的机制在衬底101中形成NBL102，或者，NBL 102可以是由用作衬底101的掺杂晶圆形成的。可选地，可以通过外延生长等工艺在衬底101上形成NBL 102。
[0031]可以在NBL 102上方形成主高电压ρ阱(HVPW) 104，并且其与NBL102接触，并且在主HVPW 104的外面设置隔离高电压η阱(HVNW) 106和衬底HVPW 108，用于将器件与相邻的器件隔离开。可以沿着栅极结构120的相对侧在η型漂移漏极(NDD) 128区域中分别设置η+源极118和η+漏极116。栅极结构120可以包括栅电极122、栅极电介质124、栅极间隔件136和绝缘层134。可以在NDD 128和NBL 102之间的主HPVW104中设置一个或多个反注入区域(counter implant region) 132。浅沟槽隔离(STI)结构126可以用于将源极118和漏极116与ρ+基础结构114隔离开。STI结构126还可以用于将设置在隔离HVNW106上的η+隔离接触件112和设置在衬底HVPW 108上的ρ+衬底接触件110隔离开。
[0032]本文中描述的器件的高电压操作中的一个考虑因素是寄生垂直BJT130的出现。垂直BJT 130可以在高的漏极至NBL电压下出现，其中NDD128、主HVPW 104和NBL 102用作N-P-N双极结型晶体管130。高电压可以使NPN BJT 130导通，其中，NBL 102用作发射极，主HVPW 104用作基极以及NDD 128用作集电极。导通这种寄生BJT 130使得高基极电流从主HVPW 104通过NDD 128，并且可能损伤器件。实施例(诸如在本文中公开的那些实施例)改变充当寄生BJT 130基极的主HVPW 104区域的掺杂轮廓以升高导通BJT 130所需要的电压。其他实施例可以应用于例如横向功率晶体管，其在本文中作为本发明的非限制性实例进行描述。
[0033]本领域的技术人员将认识到虽然本文中公开的实施例描述的是NMOS器件，但是实施例(诸如在本文中公开的那些实施例)还可以用于形成PMOS器件、NPN BJT或PNP BJT等。例如，NBL 102可以是ρ型隐埋层，主阱104可以是HVNW，源极118和漏极116可以是P+型结构，等等。另外地，虽然以具体形式并参照具体的掺杂材料、浓度和掺杂深度论述掺杂物，本领域的技术人员将认识到可以有利地应用可选掺杂特征。
[0034]图1B示出为清楚起见省略STI结构126的器件的俯视图。主HVPW 104设置在隔离HVNW 106和衬底阱108以及与它们相关的接触件110和112的中心。类似地，ρ+基础结构114环绕设置在主HVPW 104中的源极118、漏极116和NDD 128。
[0035]图2至图7示出根据本发明的实施例制造HVMOS器件的方法的中间阶段的截面图。现参照图2，可以形成NBL 102。可以通过离子注入用锑(Sb)掺杂NBL 102，在约70keV和约90keV的能量下达到掺杂浓度为约5.0E13至约1.5E14，掺杂深度大于约2微米。本领域技术人员将认识到根据器件的设计要求，可以使用其他η型掺杂物。例如，与砷相比，锑在外延和接下来的热循环期间显示更少的主动掺杂，但其具有更小的溶解限度，而这可能需要更高的退火温度来活化锑。
[0036]此外，可以在衬底101中形成一个或多个STI结构126，用于限定掺杂阱(诸如主HVPff 104、隔离HVNW 106和衬底HVPW 108)的边界(如下面参照图3所示)。可以用绝缘材料或介电材料填充STI结构126，并且在后面的步骤中，STI结构126可以用于隔离可以后面的步骤中在器件的表面附近进行注入的阱接触件。
[0037]图3示出阱结构的形成。可以通过将离子注入位于NBL 102顶部上的衬底内，或者可以可选地将离子注入在NBL102上生长的外延层内来形成阱104、106和108。有利的是，可以通过掩蔽以及实施一个或多个离子注入同时对主HVPW 104和衬底HVPW 108进行注入以形成主HVPW 104和衬底HVPW 108。可以对隔离HVNW 106进行类似的掩蔽和注入。本领域技术人员将认识到在不背离本发明的主旨的情况下，可以改变高电压阱104、106和108的注入次序。
[0038]为了在诸如阱104、106和108中的每一个阱的掺杂区域中提供垂直可控的轮廓，可以实施多个连续注入以形成多个注入区域。通过改变每一个注入步骤的注入能量、浓度和深度，连续注入可以用于定制掺杂轮廓。此外，连续注入步骤可以注入不同的掺杂物以进一步定制具体掺杂区域的掺杂轮廓。[0039]在一个实施例中，可以通过三次注入硼⑶形成主HVPW 104和衬底HVPW 108，其中在约800keV和约900keV之间的能量下以约4.0E12和约5.0E12之间的浓度进行第一注入至约2微米的深度处以形成第一注入区域；在约250keV和约350keV之间的能量下以约
2.5E12和约3.5E12之间的浓度进行第二注入至约I微米的深度处以形成第二注入区域；以及在约20keV和约30keV之间的能量下以约2.5E12和约3.5E12之间的浓度进行第三注入至约0.5微米或更小的深度处以形成第三注入区域。类似地，可以通过在约1500keV和约2500keV之间的能量下以约3.0E12和约5.0E12之间的浓度采用磷(P)进行第一注入至至少约2微米的深度处以形成第一注入区域，在约350keV和约450keV之间的能量下以约
2.0E12和约3.0E12之间的浓度采用磷(P)进行第二注入至约I微米的深度处以形成第二注入区域，以及在约IOkeV和约20keV之间的能量下以约1.0E12和约2.0E12之间的浓度注入硼至约0.5微米或更小的深度处以形成第三注入区域来形成隔离HVNW 106。
[0040]图4不出根据实施例形成NDD 128。可以施加光刻图案掩模402用于限定一个或多个NDD 128。可以通过光刻掩模402的开口对NDD 128进行注入并且两个不同的NDD 128被非漂移区域406隔开。NDD 128有利于防止热载流子获得足够的能量而从栅极电介质124跳跃到栅电极122，这可能产生漏电流并损伤栅极电介质124。也可以使用一个或多个注入步骤形成NDD 128。例如，在一个实施例中，可以通过三次注入磷(P)来形成NDD 128，其中在约750keV和约900keV之间的能量下以约4.5E12和约5.5E12之间的浓度进行第一注入至约0.8微米的深度处以形成第一注入区域,第二注入在约450keV和约550keV之间的能量下以约3.0E12和约4.0E12之间的浓度进行第二注入至约0.4微米的深度处以形成第二注入区域，以及在约IOOkeV和约150keV之间的能量下以约4.5E12和约5.5E12之间的浓度进行第三注入至约0.3微米的深度处以形成第三注入区域。
[0041]图5示出根据实施例形成反注入区域132。可以在主HVPW 104中在每一个NDD128下方对反注入区域132进行注入。在一个实施例中，可以通过一个或多个注入步骤对反注入区域132进行注入。例如，可以通过在约2.0E12和约3.0E12之间的浓度和在约800keV和约900keV之间的能量下采用硼进行注入至约1.5微米的深度处来形成反注入区域132。在一个实施例中，将由具有相同导电类型的掺杂物(即，受体型或供体型掺杂物)形成反注入区域132和主HVPW 104。在这样的实施例中，反注入区域132增加了主HVPW 104的掺杂度。
[0042]可以通过图案掩模402中的开口在NDD 128下方形成反注入区域132。其结果是反注入区域132形成在每一个NDD 128下方并且被非漂移区域406隔开。在一个实施例中，可以在NDD 128下方形成一个反注入区域132，或可以形成两个或多个反注入区域132，并且每一个注入任选地设置在NDD 128下方。此外，使用图案掩模402允许对于NDD 128和反注入区域132形成工艺使用同一掩模。掩蔽NDD 128用于反注入区域132注入还实现了更加准确地靶向注入。可以直接在NDD下方形成反注入区域132以靶向可能发生的任何垂直BJT 130的形成，同时准确注入减少对主HVPW 104的剩余部分的可能掺杂轮廓的影响。当多个注入区域用于形成HVPW 104时，NDD 128和NBL 102之间的整个区域的掺杂度104可能显示反映各个注入区域步骤的深度的峰值和谷值。可以对反注入区域132进行注入以提高主HVPW 104的平均掺杂度并使主HVPW 104的掺杂轮廓中的一个或多个不规则之处变得平整。[0043]在形成阱104、106和108、NDD128以及反注入区域132之后，可以任选地在约900°C和1200°C之间的温度下实施阱退火，从而减少由离子注入引入的晶体缺陷。
[0044]在采用多次注入来形成主HVPW 104的实施例中，可以在不同的HVPW 104注入区域深度之间的位置对反注入区域132进行注入。例如，参照上述的主HVPW 104和反注入区域132的注入步骤的具体实施例，在NDD128形成之后，主HVPW 104可以尤其由约位于2微米处的硼第一注入区域和位于约I微米处的硼第二注入区域、以及位于约1.5微米处的硼反注入区域132构成。这导致反注入区域132位于主HVPW 104的第一注入区域和第二注入区域之间。
[0045]图6示出根据实施例形成栅极结构120。栅极结构120可以具有栅极电介质124、栅电极122，并且栅极结构120可以设置在沟道区域602的上方。在一个实施例中，可以由氧化物形成栅极电介质124，并且在栅极电介质124上方通过外延生长多晶硅栅电极。在其他实施例中，栅极电介质124和栅电极122可以是不同的材料。还可以形成栅极间隔件136和绝缘层134。在实施例中，栅极结构120在每个端部在NDD 128的至少一部分的上方延伸，覆盖NDD 128的一部分。相关地，栅极结构120还在反注入区域132的一部分的上方延伸。本领域技术人员将认识到在不背离本发明的情况下，可以使用其他合适的技术来形成栅极结构120。
[0046]图7示出具有注入后的阱接触件的器件。一个实施例可以包括掩蔽阱接触件区域然后通过离子注入或者可选的沉积和热扩散等对接触件区域进行注入。源极118和漏极116均可以在NDD 128中进行注入并且通过沟道区域602隔开。可以在主HVPW 104中对P+基础结构114进行注入。可以在隔离HVNW 106中对η+隔离接触件112进行注入，以及在衬底HVPW108中对ρ+衬底接触件110进行注入。本发明提出的一些实施例可以是接触件设置在STI结构126之间使得STI结构126至少部分地使阱接触件相互隔离开。
[0047]在一个实施例中，可以在同一步骤中对隔离接触件112、源极118和漏极116进行注入，并且达到类似的浓度和深度。类似地，可以在同一步骤中沉积P+基础结构114和衬底接触件110，使其与隔离接触件112、源极118和漏极116的η+接触结构分隔开。在一个实施例中，可以采用间隔件技术掩蔽接触结构，其中在掩模上方生长氮化物层、氧化物层或类似层，然后去除掩模留下侧壁用作间隔件形成。在一个可能的NMOS实施例中，可以通过在约15keV和约25keV之间的能量下以约5.0E15和约6.0E15之间的浓度采用砷(As)进行第一注入至约0.3微米的深度处以形成第一注入区域，在约30keV和约40keV之间的能量下以约7.0E13和约8.0E13之间的浓度采用磷进行第二注入至约0.2微米的深度处以形成第二注入区域，以及在约IOkeV和约20keV之间的能量下以约1.0E14和约2.0E14之间的浓度采用磷进行第三注入至约0.2微米或更小的深度处以形成第三注入区域来形成η+型接触件112、116和118。在这样的实施例中，可以通过在约30keV和约40keV之间的能量下以约3.5E15和约4.5E15之间的浓度采用氟(F)进行第一注入至约0.3微米的深度处，以及通过在约50keV和约60keV之间的能量下以约5.0E14和约15.0E15之间的浓度采用二氟化硼(BF2)进行第二注入至约0.2微米或更小的深度处来形成ρ+型接触件110和114。
[0048]在阱接触件形成之后，还可以实施标准后段(BEOL)加工。因此，还可以在器件上加入钝化层、金属化层、接触焊盘等。
[0049]使用反注入区域132可以增加器件耐受较大的漏极电压(Vdd)的能力。此外，在更高的栅极电压下达到更高的漏极电压，导致更高的漏极电流。例如，当没有反注入区域132时，在约24伏的栅极电压下，典型功率MOS可能在约25伏的漏极电压下被烧毁。相反，在本文中描述的具有反注入区域132的器件中，可以在32伏的栅极电压下维持37伏的漏极电压。没有反注入区域132的器件中的较低的漏极电压可能归因于垂直BJT 130所产生的基极电流，并且反注入区域132增加了垂直BJT 130的导通电压，其在给定电压下有效地降低垂直BJT 130的基极电流。
[0050]尽管已经详细地描述了本发明，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。而且，本申请的范围并不限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的
【发明内容】
将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
【权利要求】
1.一种用于形成器件的方法，包括: 提供衬底； 在所述衬底上形成隐埋层； 在位于所述隐埋层上方的衬底中形成具有第一导电类型的主阱； 在所述主阱中形成具有第二导电类型的漂移漏极；以及 在所述主阱中对具有所述第一导电类型的反注入区域进行注入，所述反注入区域介于所述漂移漏极和所述隐埋层之间。
2.根据权利要求1所述的方法，其中，至少通过在第一深度处进行第一离子注入和在小于所述第一深度的第二深度处进行第二离子注入来形成所述主阱，并且，通过在小于所述第一深度且大于所述第二深度的第三深度处进行第三离子注入来形成所述反注入区域。
3.根据权利要求2所述的方法，其中，所述第一离子注入的浓度为约4.0E12和约5.0E12之间，所述第二离子注入的浓度为约2.5E12和约3.5E12之间。
4.根据权利要求3所述的方法，其中，所述第三离子注入的浓度为约2.0E12和约3.0E12 之间。
5.根据权利要求1所述的方法，其中，形成所述漂移漏极包括在所述衬底上方施加第一图案掩模以及通过所述第一图案掩模中的一个或多个开口对所述漂移漏极进行注入，并且，对反注入区域进行注入包括通过所述第一图案掩模中的一个或多个开口对所述反注入区域进行注入。
6.根据权利要求5所述的方法，其中，对反注入区域进行注入包括对至少两个反注入区域进行注入，所述反注入区域被非漂移区域隔开。
7.一种器件，包括: 衬底； 隐埋层，设置在所述衬底中； 主阱，具有第一导电类型，所述主阱位于所述隐埋层上方的衬底中； 至少一个漂移漏极，具有第二导电类型，所述至少一个漂移漏极位于所述主阱中；至少一个反注入区域，位于所述主阱中且具有所述第一导电类型，所述至少一个反注入区域设置在所述至少一个漂移漏极和所述隐埋层之间；以及 栅极结构，位于所述主阱以及所述至少一个漂移漏极的一部分的上方。
8.根据权利要求7所述的器件，还包括: 两个或更多个漂移漏极； 两个或更多个反注入区域，每一个反注入区域都设置在漂移漏极和所述隐埋层的一部分之间；以及 源极和漏极，均设置在一个所述漂移漏极中。
9.根据权利要求8所述的器件，还包括: P+型基础结构，设置在所述主阱中以及所述主阱的表面，所述基础结构在所述主阱的表面环绕所述源极和漏极；以及 STI结构，设置在所述主阱中以及所述基础结构和所述源极和漏极之间。
10.一种器件，包括: 主阱，具有自所述主阱的第一面距离第一深度处的第一注入区域和自所述第一面距离第二深度处的第二注入区域，其中，所述第二深度小于所述第一深度； 隐埋层，设置在所述主阱的第二面； 多个漂移漏极，设置在所述主阱中且具有第一导电类型；以及多个反注入区域，位于所述主阱中且具有第二导电类型，每一个反注入区域都设置在所述隐埋层和一个所述漂移漏极之间。
【文档编号】H01L21/336GK103579005SQ201210430036
【公开日】2014年2月12日 申请日期:2012年10月31日 优先权日:2012年7月20日
【发明者】萧世匡, 朱振樑, 陈奕升, 陈斐筠, 郑光茗 申请人:台湾积体电路制造股份有限公司