半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
【专利摘要】提供一种半导体器件，在Ge基板上形成的P沟道型MISFET的第一源极及第一漏极由以下化合物构成：Ge原子与镍原子的化合物；Ge原子与钴原子的化合物；或Ge原子、与镍原子和钴原子的化合物构成，在由III-V族化合物半导体构成的半导体晶体层上形成的N沟道型MISFET的第二源极及第二漏极由以下化合物构成：III族原子及V族原子、与镍原子的化合物；III族原子及V族原子、与钴原子的化合物；或III族原子及V族原子、与镍原子及钴原子的化合物构成。
【专利说明】半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法。另外，本申请是在平成22年度，由独立行政法人新能源.产业技术综合开发机构委托研究的“纳米电子半导体新材料.新结构纳米电子器件技术开发硅平台上πι-v族半导体沟道晶体管技术研究开发”，适用于产业技术能力强化法第19条的专利申请。
【背景技术】
[0002]GaAs, InGaAs等II1-V族化合物半导体具有高电子迁移率，Ge、SiGe等IV族半导体具有高空穴迁移率。因此，由II1-V族化合物半导体构成N沟道型的MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)，如果是由IV族半导体构成P沟道型的M0SFET，则能够实现具备高性能的CMOSFET (ComplementaryMetal-Oxide-Semiconductor Field Effect Transistor,互补金属氧化物半导体场效应晶体管)。非专利文献I中公开了在单个基板上形成有以II1-V族化合物半导体为沟道的N沟道型MOSFET和以Ge为沟道的P沟道型MOSFET的CMOSFET结构。
[0003]非专利文献I:S.Takagi，et al.，SSE, vol.51，pp.526-536,2007.
【发明内容】
[0004](发明要解决的问题)
[0005]想要将以II1-V族化合物半导体为沟道的N沟道型MISFET (Metal-1nsulator-Semiconductor Field-Effect Transistor,金属-绝缘体-半导体场效应晶体管)(以下简称为“nMISFET”)和以IV族半导体为沟道的P沟道型MISFET (以下简称为“pMISFET”)形成于一个基板上，需要将nMISFET用的II1-V族化合物半导体和pMISFET用的IV族半导体形成于同一基板上的技术。
[0006]另外，想要将由nMISFET 和 pMISFET 构成的 CMISFET (ComplementaryMetal-1nsulator-Semiconductor Field-Effect Transistor,互补金属-绝缘体-半导体场效应晶体管)低价格且高效率地制造成LSI，优选采用同时形成nMISFET和pMISFET的制造工艺。尤其是，如果能够同时形成nMISFET的源极和漏极、以及pMISFET的源极和漏极，则能够简化工艺，削减成本，并同时能够容易地应对元件的微细化。
[0007]例如，在nMISFET的源漏极形成区域及pMISFET的源漏极形成区域将成为源极和漏极的材料形成为薄膜，进而通过光刻等形成图案，从而能够同时形成nMISFET的源极和漏极、以及pMISFET的源极和漏极。然而，在形成nMISFET的II1-V族化合物半导体晶体层、和形成pMISFET的IV族半导体晶体层中，构成材料不同。因此，nMISFET或pMISFET的一方或双方的源漏极区域的电阻变大，或者nMISFET或pMISFET的一方或双方的源漏极区域与源漏极之间的接触电阻变大。因此很难减小nMISFET和pMISFET双方的源漏极区域的电阻或与源漏极的接触电阻。[0008]本发明的目的是提供一种半导体器件及其制造方法，当在一个基板上形成由沟道为II1-V族化合物半导体的nMISFET和沟道为IV族半导体的pMISFET构成的CMISFET时，同时形成nMISFET和pMISFET的各个源极及各个漏极，且减小源漏极区域的电阻或与源漏极的接触电阻。
[0009](解决问题的手段)
[0010]为了解决上述问题，在本发明的第一方式提供一种半导体器件，包括:由Ge晶体构成的基底基板；半导体晶体层，位于基底基板的部分表面的上方，由II1-V族化合物半导体构成；p沟道型MISFET，以上方没有半导体晶体层的区域的基底基板的一部分作为沟道，并具有第一源极及第一漏极；以及N沟道型MISFET，以半导体晶体层的一部分作为沟道，并具有第二源极及第二漏极；第一源极及第一漏极由Ge原子与镍原子的化合物、Ge原子与钴原子的化合物、或Ge原子与镍原子和钴原子的化合物构成；第二源极及第二漏极由III族原子及V族原子与镍原子的化合物、III族原子及V族原子与钴原子的化合物、或III族原子及V族原子与镍原子和钴原子的化合物构成。
[0011]上述半导体器件还可以具有:隔离层，位于基底基板与半导体晶体层之间，用于将基底基板与半导体晶体层电隔尚。当基底基板与隔尚层相接触时，基底基板的与隔尚层相接触的区域可以具有导电性；对基底基板的与隔离层相接触的区域施加的电压作为作用于N沟道型MISFET的背栅电压而起作用。当基底基板与半导体晶体层在粘接面处相接触时，基底基板在粘接面附近可以含有表现出P型或η型导电类型的杂质原子，半导体晶体层在粘接面附近可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
[0012]本发明第二方式提供一种半导体基板，其用于第一方式的半导体器件中，该半导体基板具有基底基板及半导体晶体层，半导体晶体层位于基底基板的部分表面的上方。
[0013]可以进一步具有隔离层，其位于基底基板与半导体晶体层之间，用于将基底基板与半导体晶体层电隔离。此时，作为隔离层，可以列举由非晶质绝缘体构成的物质。或者，可以列举由具有比构成半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成的物质。当基底基板与半导体晶体层在粘接面处相接触时，基底基板在粘接面附近可以含有表现出P型或η型导电类型的杂质原子，半导体晶体层在粘接面附近可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。可以具有多个半导体晶体层，多个半导体晶体层中的每一个均规则地排列于与基底基板的上表面相平行的面内。
[0014]本发明的第三方式提供一种半导体基板的制造方法，是制造第二方式的半导体基板的方法，包括:外延生长步骤，采用外延晶体生长法，在半导体晶体层形成基板上形成半导体晶体层；以及贴合步骤，将半导体晶体层贴合于基底基板表面的一部分区域或该一部分区域上方区域。或者是制造上述的半导体基板的方法，包括:采用外延生长法，在基底基板表面的部分上方形成隔离层的步骤，该隔离层由具有比构成半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成；以及采用外延生长法，在隔离层上形成半导体晶体层的步骤。或者是制造上述半导体基板的方法，包括:使基底基板的表面附近含有表现出P型或η型导电类型的杂质原子，且采用外延生长法在基底基板表面的一部分的上方形成半导体晶体层的步骤；在采用外延生长法形成半导体晶体层的步骤中，由表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对基底基板进行掺杂。
[0015]可以在半导体晶体层形成基板的表面具有通过外延晶体生长法形成的晶体性牺牲层，此时，可以通过除去晶体性牺牲层，从而将在半导体晶体层形成基板上外延生长的半导体晶体层与半导体晶体层形成基板进行分离。还可以包括如下的任一步骤:使半导体晶体层外延生长后，规则地排列半导体晶体层而形成图案的步骤；或者预先使半导体晶体层规则地排列后使其选择性外延生长的步骤。
[0016]本发明的第四方式提供一种半导体器件的制造方法，该制造方法包括:使用第三方式的半导体基板的制造方法，制造具有半导体晶体层的半导体基板的步骤；在基底基板的上方没有半导体晶体层的区域上以及半导体晶体层上，隔着栅极绝缘层而形成栅电极的步骤；在基底基板的源电极形成区域上、基底基板的漏电极形成区域上、半导体晶体层的源电极形成区域上以及半导体晶体层的漏电极形成区域上，形成由从镍膜、钴膜及镍钴合金膜构成的组中选出的金属膜的步骤；加热金属膜，在基底基板上形成由Ge原子与镍原子的化合物、Ge原子与钴原子的化合物、或Ge原子与镍原子和钴原子的化合物构成的第一源极及第一漏极，并在半导体晶体层上形成由III族原子及V族原子与镍原子的化合物、III族原子及V族原子与钴原子的化合物、或III族原子及V族原子与镍原子和钴原子的化合物构成第二源极及第二漏极的步骤；去除未反应的金属膜的步骤。
【专利附图】
【附图说明】
[0017]图1表示半导体器件100的剖面。
[0018]图2表示半导体器件100的制造过程中的剖面。
[0019]图3表示半导体器件100的制造过程中的剖面。
[0020]图4表示半导体器件100的制造过程中的剖面。
[0021]图5表示半导体器件100的制造过程中的剖面。
[0022]图6表示半导体器件100的制造过程中的剖面。
[0023]图7表示另一半导体器件的制造过程中的剖面。
[0024]图8表示又一半导体器件的制造过程中的剖面。
[0025]图9表示半导体器件200的剖面。
[0026]图10为对InGaAs层上的Ta栅极部分的剖面进行观察时的TEM照片。
[0027]图11为对Ta栅极部分的剖面进行观察时的TEM照片。
[0028]图12为从上方对Ge基板上的pMOSFET及InGaAs层上的nMOSFET进行观察时的SEM照片。
[0029]图13表示Ge基板上的pMOSFET及InGaAs层上的nMOSFET的漏极电流对漏极电压的特性。
[0030]图14表示Ge基板上的pMOSFET的栅极电压对漏极电流特性。
[0031]图15表示InGaAs层上的nMOSFET的栅极电压对漏极电流特性。
[0032]图16以与电荷密度Ns之间的关系表示Ge基板上的pMOSFET的空穴迁移率。
[0033]图17以与电荷密度Ns之间的关系表示InGaAs层上的nMOSFET的电子迁移率。【具体实施方式】
[0034]图1表示半导体器件100的剖面。半导体器件100包括:由Ge晶体构成的基底基板102、和由II1-V族化合物半导体构成的半导体晶体层106，在基底基板102与半导体晶体层106之间具有隔离层110。本例的半导体器件100在半导体晶体层106上具有绝缘层112。另外，从图1所示的实施例能够至少得到如下两个发明:一个是以基底基板102和半导体晶体层106为构成要件的半导体基板的发明；另一个是以基底基板102、隔离层110和半导体晶体层106为构成要件的半导体基板的发明。在基底基板102形成有P沟道型MISFET120，在半导体晶体层106形成有N沟道型MISFET130。
[0035]半导体晶体层106位于基底基板102的部分表面的上方。半导体晶体层106的厚度优选为20nm以下。通过将半导体晶体层106的厚度设为20nm以下,能够构成极薄膜体的N沟道型MISFET130。通过将N沟道型MISFET130的主体制成极薄膜，能够抑制短沟道效应，从而减少N沟道型MISFET130的漏电流。
[0036]在半导体器件100中，将II1-V族化合物半导体晶体层用于N沟道型MISFET，并将Ge晶体用于P沟道型MISFET。作为II1-V族化合物半导体晶体，可以列举InxGai_xAS (O< X < I)晶体、GaAs晶体或InP晶体。另外，作为II1-V族化合物半导体晶，可以列举与GaAs或InP晶格匹配或准晶格匹配的II1-V族化合物半导体的混晶。另外，作为II1-V族化合物半导体晶体，可以列举该混晶与InxGai_xAs (O < x < I)晶体、GaAs晶体或InP晶体的层叠体。另外，作为II1-V族化合物半导体晶体，优选适用InxGahAs (O < x < I)晶体。由于在II1-V族化合物半导体晶体中电子迁移率较高，而在IV族半导体晶体尤其是Ge中空穴迁移率较高，因此能够使CMISFET的性能最大化。
[0037]隔离层110位于基底基板102与半导体晶体层106之间。隔离层110使基底基板102与半导体晶体层106电隔离。
[0038]隔离层110也可以由非晶质绝缘体构成。当采用帖合法形成半导体晶体层106及隔离层110时，隔离层110成为非晶质绝缘体。作为由非晶质绝缘体构成的隔离层110，可以列举:由 Al2O3'AIN、Ta2O5、ZrO2、HfO2、La2O3、SiOx (例如 SiO2)、SiNx (例如 Si3N4)及 SiOxNy中的至少一种构成的层、或者从中选出的至少两个层的叠层。
[0039]隔离层110也可以由具有比构成半导体晶体层106的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。这样的半导体晶体能够通过外延晶体生长法而形成。当半导体晶体层106为InGaAs晶体层或GaAs晶体层时，作为构成隔离层110的半导体晶体可以列举=AlGaAs晶体、AlInGaP晶体、AlGaInAs晶体或InP晶体。
[0040]绝缘层112的一部分112a发挥N沟道型MISFET130的栅极绝缘层的功能。作为绝缘层 112，可以列举:由 Al2O3' AIN、Ta2O5' ZrO2, HfO2, La203、SiOx (例如 SiO2)、SiNx (例如Si3N4)及SiOxNy中的至少一种构成的层、或者从中选出的至少两个层的叠层。
[0041]P沟道型MISFET120具有第一栅极122、第一源极124及第一漏极126。第一源极124及第一漏极126形成于基底基板102。P沟道型MISFET120形成于基底基板102中上方没有半导体晶体层106的区域，并将被第一源极124及第一漏极126夹持的基底基板102的一部分102a作为沟道。第一栅极122形成于该一部分104a的上方。基底基板102中作为沟道区域的一部分102a与第一栅极122所夹持的隔离层110的一部分IlOa发挥P沟道型MISFET120的栅极绝缘层的功能。[0042]第一源极124及第一漏极126由Ge原子与镍原子的化合物构成。或者，第一源极124及第一漏极126由Ge原子与钴原子的化合物构成。或者，第一源极124及第一漏极126由Ge原子、镍原子和钴原子的化合物构成。这些Ge的镍化物、钴化物或镍_钴化合物是电阻较低的低电阻化合物。
[0043]N沟道型MISFET130具有:第二栅极132、第二源极134及第二漏极136。第二源极134及第二漏极136形成于半导体晶体层106。N沟道型MISFET130将被第二源极134与第二漏极136夹持的半导体晶体层106的一部分106a作为沟道。第二栅极132形成于该一部分106a的上方。在半导体晶体层106中被作为沟道区域的一部分106a和第二栅极132夹持的区域处，形成绝缘层112的一部分112a。该一部分112a发挥N沟道型MISFET130的栅极绝缘层的功能。
[0044]第二源极134及第二漏极136由III族原子及V族原子与镍原子的化合物构成。或者，第二源极134及第二漏极136由III族原子及V族原子与钴原子的化合物构成。或者，第二源极134及第二漏极136由III族原子及V族原子、与镍原子和钴原子的化合物构成。这些II1-V族晶体的镍化物、钴化物或镍-钴化合物是电阻较低的低电阻化合物。
[0045]如上所述，P沟道型MISFET120的源漏极(第一源极124和第一漏极126)以及N沟道型MISFET130的源漏极(第二源极134和第二漏极136)由共用原子(镍原子、钴原子或这两个原子)的化合物构成。这是能够制造使用了具有共用原子的材料膜的该部位的结构，能够简化制造工艺。另外，通过使用镍或钴或其二者作为共用原子，无论是形成于II1-V族化合物半导体晶体层的源漏极，还是形成于Ge晶体上的源漏极，都能够降低源极区域及漏极区域的电阻。其结果，在简化制造工艺的同时，还能够提高FET的性能。
[0046]另外，可以在第一源极124及第一漏极126中还包括受主杂质原子，并在第二源极134及第二漏极136中还包括施主杂质原子。作为在N沟道型MISFET130的源漏极(第二源极134和第二漏极136)部中添加的施主杂质原子，可以列举S1、S、Se、Ge。作为在P沟道型MISFET120的源漏极(第一源极124和第一漏极126)部中添加的受主杂质原子，可以列举 B、Al、Ga、In。
[0047]图2?图6表示半导体器件100的制造过程中的剖面。首先，准备基底基板102和半导体晶体层形成基板160，采用外延晶体生长法在半导体晶体层形成基板160上形成半导体晶体层106。另外，在基底基板102上形成隔离层110。隔离层110可以采用例如ALD (Atomic Layer Deposition,原子层沉积)法、热氧化法、蒸镀法、CVD (Chemical VaporDeposition，化学气相沉积)法、溅射法等薄膜形成法来形成。作为半导体晶体层形成基板160,可以选择InP基板、GaAs基板。
[0048]在半导体晶体层106的外延晶体生长过程中可以使用M0CVD(Metal OrganicChemical Vapor Deposition,金属有机化学气相沉积)法。当采用MOCVD法形成II1-V族化合物半导体晶体层时，可以使用TMIn(三甲基铟)作为In源，使用TMGa(三甲基镓)作为Ga源，使用AsH3 (砷烷)作为As源，使用PH3 (膦烷)作为P源。可以使用氢气作为载气(carrier gas)。反应温度可以在300°C?900°C的范围内，优选在450?750°C的范围内进行适当选择。当在基底基板102形成P沟道型MISFET120时，可以在成为基底基板的Ge基板表面进一步形成晶体性良好的Ge外延晶体层。当采用CVD法形成Ge晶体层时，可以使用GeH4(锗烷)作为Ge源。可以使用氢气作为载气。反应温度可以在300°C?900°C的范围，优选在450?750°C的范围内进行适当选择。通过适当选择源气体供应量和反应时间，能够控制外延生长层的厚度。
[0049]如图2所不,使用気气束150激活半导体晶体层106的表面和隔离层110的表面。此后，如图3所示，将半导体晶体层106的表面贴合于隔离层110的部分表面上来进行粘接。贴合可以在室温下进行。激活并不是一定要使用氩气束150，也可以是其他稀有气体等的气体束。此后，用HCl溶液等蚀刻并除去半导体晶体层形成基板160。由此，在基底基板102上形成隔离层110，在隔离层110的部分表面上形成半导体晶体层106。另外，在贴合隔离层110与基底基板102之前，也可以实施用硫原子将半导体晶体层106的表面终止的硫终止处理。
[0050]在图2及图3所示的例子中，说明了仅在基底基板102上形成隔离层110并将隔离层Iio的表面与半导体晶体层106的表面相贴合的例子，但也可以在半导体晶体层106上也形成隔离层110，将基底基板102上的隔离层110的表面与半导体晶体层106上隔离层110的表面相贴合。此时，优选对隔离层110的贴合面进行亲水化处理。在进行亲水化处理时，优选对隔离层110彼此进行加热并贴合。或者，也可以仅在半导体晶体层106上形成隔离层110，将基底基板102的表面与半导体晶体层106上的隔离层110的表面相贴合。
[0051]在图2及图3所示的例子中，说明了在将半导体晶体层106贴合于基底基板102上的隔离层Iio之后使半导体晶体层106从半导体晶体层形成基板160分离的例子，然而，也可以在使半导体晶体层106从半导体晶体层形成基板160分离之后再将半导体晶体层106贴合于隔离层110。此时，在将半导体晶体层106从半导体晶体层形成基板160分离之后直到贴合于隔离层110为止的这段时间内，优选将半导体晶体层106保持于适合的转印用基板上。
[0052]如图4所示，在半导体晶体层106上形成绝缘层112。绝缘层112可以采用例如ALD法、热氧化法、蒸镀法、CVD法、溅射法等薄膜形成法来形成。进而采用蒸镀法、CVD法或溅射法来形成成为栅极的金属薄膜，例如钽薄膜，使用光刻来使该薄膜形成图案，在未形成半导体晶体层106的基底基板102的上方形成第一栅极122，在半导体晶体层106的上方形成第二栅极132。
[0053]如图5所示，在第一栅极122两侧的隔离层110中形成到达基底基板102的开口，在第二栅极132两侧的绝缘层112中形成到达半导体晶体层106的开口。各个栅极的两侧是指水平方向上的各个栅极的两侧。该第一栅极122两侧的开口及第二栅极132两侧的开口是分别用于形成第一源极124、第一漏极126、第二源极134及第二漏极136的区域。以与在这些开口的底部露出的基底基板102及半导体晶体层106分别相接触的方式形成由镍构成的金属膜170。金属膜170可以为钴膜或镍钴合金膜。
[0054]如图6所示，对金属膜170进行加热。通过加热，使基底基板102与金属膜170发生反应，形成Ge原子与构成金属膜170的原子的化合物，成为第一源极124及第一漏极126。同时，半导体晶体层106与金属膜170发生反应，形成III族原子及V族原子与构成金属膜170的原子的化合物，成为第二源极134及第二漏极136。当金属膜170为镍膜时，生成Ge原子与镍原子的低电阻化合物作为第一源极124及第一漏极126，生成构成第二半导体晶体层106的III族原子及V族原子与镍原子的低电阻化合物作为第二源极134及第二漏极136。另外，当金属膜170为钴膜时，生成Ge原子与钴原子的化合物作为第一源极124及第一漏极126，生成III族原子及V族原子与钴原子的化合物作为第二源极134及第二漏极136。当金属膜170为镍钴合金膜时，生成Ge原子、镍原子和钴原子的化合物作为第一源极124及第一漏极126，生成III族原子及V族原子、镍原子和钴原子的化合物作为第二源极134及第二漏极136。最后将未反应的金属膜170去除，从而制成图1所示半导体器件 100。
[0055]金属膜170的加热方法优选RTA (rapid thermal annealing,快速退火)法。当使用RTA法时，可以使用250°C?450°C作为加热温度。通过如上所述的方法，能够以自对准的方式形成第一源极124、第一漏极126、第二源极134及第二漏极136。
[0056]通过以上说明的半导体器件100及其制造方法，由于在同一工序中同时形成第一源极124、第一漏极126、第二源极134及第二漏极136，因此能够简化制造工艺。其结果，降低制造成本，也易于实现微细化。另外，第一源极124、第一漏极126、第二源极134及第二漏极136是构成基底基板102或半导体晶体层106的原子，即Ge原子或II1-V族原子与镍、钴或镍钴合金的低电阻化合物。而且，这些低电阻化合物与构成半导体器件100的沟道的Ge及半导体晶体层106之间的接触势垒在0.1eV以下，是极小值。另外，第一源极124、第一漏极126、第二源极134及第二漏极136各自与电极金属之间的接触成为欧姆接触，能够提高P沟道型MISFET120及N沟道型MISFET130的各个导通电流。另外，由于第一源极124、第一漏极126、第二源极134及第二漏极136各自的电阻变小，因此没有必要降低P沟道型MISFET120及N沟道型MISFET130的沟道电阻，能够减小掺杂杂质原子的浓度。其结果，能够提高沟道层中的载流子的迁移率。
[0057]在上述半导体器件100中，基底基板102与隔离层110相接触，如果基底基板102与隔离层110相接触的区域具有导电性，则可以对基底基板102的与隔离层110相接触的区域施加电压，并使该电压起到作用于N沟道型MISFET130的背栅电压的作用。通过背栅电压的作用能够增大N沟道型MISFET130的导通电流，并减小截止电流。
[0058]在上述半导体器件100中，可以具有多个半导体晶体层106，多个半导体晶体层106的每一个可以规则地排列于与基底基板102的上表面相平行的面内。如此一来，通过规则地排列半导体晶体层106，能够提高半导体器件100所使用的半导体基板的生产率。半导体晶体层106的规则排列能够通过如下的任一方法或任意多个方法的组合来实施:使半导体晶体层106外延生长后使半导体晶体层106规则排列地形成图案的方法；或者，将半导体晶体层106预先规则排列并使其选择性地外延生长的方法；或者，使半导体晶体层106在半导体晶体层形成基板160上进行外延生长后，从半导体晶体层形成基板160分离，并在整形为规定形状后，通过规则排列贴合于基底基板102上的方法。
[0059]在上述半导体器件100中，当将隔离层110作为具有比构成半导体晶体层106的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体时，通过外延生长法在基底基板102上连续地形成隔离层110及半导体晶体层106。另外，当隔离层110为外延生长晶体时，也可以在将隔离层110及半导体晶体层106形成于基底基板102上之后，使隔离层110氧化而转换成非晶质绝缘体层。例如，当隔离层110为AlAs或AlInP时，通过选择性氧化技术，能够使隔离层110成为绝缘性氧化物。
[0060]在上述半导体器件100的制造方法中的贴合工序中，以蚀刻除去半导体晶体层形成基板为例进行了说明，但如图7所示，也可以使用晶体性牺牲层190来除去半导体晶体层形成基板。即，在半导体晶体层形成基板140上形成半导体晶体层106之前，采用外延晶体生长法，在半导体晶体层形成基板140的表面形成晶体性牺牲层190。此后，采用外延生长法，在晶体性牺牲层190的表面形成半导体晶体层106，形成基底基板102上的隔离层110，用氩气束150激活半导体晶体层106的表面及隔离层110的表面。此后，将半导体晶体层106的表面与隔离层110的表面进行贴合，如图8所示，除去晶体性牺牲层190。由此，分离半导体晶体层形成基板140上的半导体晶体层106及半导体晶体层形成基板140。通过该方法，使半导体晶体层形成基板的再次利用成为可能，从而能够降低制造成本。
[0061]图9表示半导体器件200的剖面。半导体器件200不具备半导体器件100中的隔离层110，与基底基板102相接地配置半导体晶体层106。另外，在半导体器件200中，由于没有隔离层110，因此将绝缘层112用作P沟道型MISFET120的栅极绝缘层。除此之外具有与半导体器件100相同的结构，省略针对相同部件等的说明。
[0062]半导体器件200中，基底基板102与半导体晶体层106在粘接面103处相接触，基底基板102在粘接面103附近含有表现出P型或η型导电类型的杂质原子，半导体晶体层106在粘接面103附近含有表现出与基底基板102中含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。也就是说，半导体器件200在粘接面103附近具有ρη结。即便是没有隔离层110的结构，通过在粘接面103附近形成的ρη结，也能够将基底基板102与半导体晶体层106电隔离，能够将形成于基底基板102上的P沟道型MISFET与形成于半导体晶体层106上的N沟道型MISFET130电隔离。
[0063]另外，半导体器件200能够通过以下工序来制造，即通过外延生长法在基底基板102上形成半导体晶体层106，在半导体晶体层106上形成绝缘层112，而这以后的工序与半导体器件100相同。只是ρη结的形成是在基底基板102的表面附近含有表现出P型或η型导电类型的杂质原子并通过外延生长法形成半导体晶体层106的步骤中，利用表现出与基底基板102所含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对半导体晶体层106进行掺杂而实施的。
[0064]在将半导体晶体层106直接形成于基底基板102上的结构中，当元件隔离的必要性较低时，作为隔离结构的Pn结不是必需的。也就是说，半导体器件200也可以是如下结构:基底基板102在粘接面103附近不含有表现出P型或η型导电类型的杂质原子，且半导体晶体层106在粘接面103附近也不含有表示出P型或η型导电类型的杂质原子。
[0065]当在基底基板102上直接形成半导体晶体层106时，在进行外延生长后或者进行外延生长的过程中可以施加退火处理。通过退火处理能降低半导体晶体层106中的位错(dislocation)。另外，外延生长法可以是在基底基板102的整个表面上均匀地使半导体晶体层106生长的方法，或者是由SiO2等生长抑制层将基底基板102的表面进行精细分割以进行选择性生长的方法中的任一外延生长法。
[0066](实施例)
[0067]使用Ge(IOO)晶片作为基底基板102，使用InP(IOO)晶片作为半导体晶体层形成基板160。采用外延生长法在InP(IOO)晶片上形成InGaAs层，采用ALD法在InGaAs层上形成Al2O3层。采用ALD法在Ge(IOO)晶片上形成Al2O3层。将InP(IOO)晶片上的Al2O3层与Ge(IOO)晶片上的Al2O3层进行贴合，在退火后通过HCl蚀刻去除InP(IOO)晶片。将InGaAs层中In的比例设为0.53，将杂质浓度设为1015atomS/Cm3级。将Ge基板的杂质浓度设为I?2X1014atoms/cm3。此时的电阻率为7.1?9.5 Ω.cm。生成InGaAs层的厚度为20nm、50nm、IOOnm的三种器件。
[0068]用硫化物对InGaAs层的表面进行处理，采用ALD法沉积Al2O3层。蚀刻Al2O3层的一部分，进而蚀刻InGaAs层的一部分,从而在Ge基板上形成无InGaAs层的区域。派射Ta膜，并使该Ta膜形成图案，在Ge基板上的Al2O3层及InGaAs层上的Al2O3层的各个Al2O3层上形成由Ta构成的栅极。在形成栅极后，在350°C下进行退火。图10是对InGaAs层上的Ta栅极部分的剖面进行观察时的TEM照片。图11是对Ge基板上的Ta栅极部分的剖面进行观察时的TEM照片。图10及图11表示InGaAs层的厚度为50nm的情形。
[0069]在栅极两侧的Al2O3层形成开口，通过溅射Ni膜而进行沉积。通过在250°C下的I分钟的加热，使Ni与Ge以及Ni与InGaAs发生反应，通过湿式蚀刻除去未反应的Ni，分别在InGaAs层及Ge基板上形成由Ni化合物构成的源漏极。图12为从上方观察Ge基板上的pMOSFET和InGaAs层上的nMOSFET时的SEM照片。
[0070]图13表示Ge基板上的pMOSFET与InGaAs层上的nMOSFET的漏极电流对漏极电压的特性。各个FET的栅极宽度W及栅极长度L分别为100 μ m和50 μ m。表示了 InGaAs层的厚度为20nm的情形。使栅极电压在O?-2V(pMOSFET的情形)以及O?2V(nMOSFET的情形)的范围内变化。观察到了以栅极电压适当控制的良好的漏极电流对漏极电压的特性。
[0071]图14及图15表示栅极电压对漏极电流特性。漏极电流表示以栅极宽度归一化后的绝对值。图14表示Ge基板上pMOSFET的特性，图15表示InGaAs层上的nMOSFET的特性。各个FET的栅极宽度W及栅极长度L分别为100 μ m和20 μ m。InGaAs层的厚度为20nm。在各个图中表示了漏极电压为IV的情形以及为50mV的情形。在图15的nMOSFET中，除了单栅极(SG)的情形外还表示了双栅极(DG)的情形。从图14及图15可以看出，Ge基板上的pMOSFET及InGaAs层上的nMOSFET的任一 FET都正常工作。尤其是，在InGaAs层上的nMOSFET的双栅极动作中，电流的导通与截止比为IO6左右，显示出良好的晶体管特性。
[0072]图16通过与电荷密度Ns之间的关系表示Ge基板上的pMOSFET的霍尔迁移率。图17通过与电荷密度Ns之间的关系表示InGaAs层上的nMOSFET的电子迁移率。在图17中，针对InGaAs层的厚度分别为20nm、50nm、IOOnm的情形进行了表示。在图16及图17中，作为比较例而表示了以Si为活性层时的迁移率。从图16及图17可以看出，Ge基板上的pMOSFET的霍尔迁移率以及InGaAs层上的nMOSFET的电子迁移率均分别达到了 260cm2/Vs、1800cm2/Vs的高值。这些值与Si的情形相比，分别达到了 2.3倍、3.5倍。
[0073]应当注意的是，权利要求书、说明书及附图中所示的装置、系统、程序以及方法中的动作、顺序、步骤及阶段等各个处理的执行顺序，只要没有特别明示“更早”、“支前”等，或者只要并不将前面处理的输出用在后面的处理中，则可以以任意顺序实现。关于权利要求书、说明书及附图中的动作流程，为方便起见，使用“首先”、“然后”等进行了说明，但并不意味着必须按照这样的顺序实施。另外，第一层位于第二层的“上方”包含了第一层与第二层的上表面相接触的情形、以及其他层介于第一层的下表面与第二层的上表面之间的情形。另外，“上”、“下”等指示方向的语句表示半导体基板及半导体器件的相对方向，而不是指相对于地面等外部基准面的绝对方向。[0074]符号说明
[0075]100半导体器件、102基底基板、102a基底基板的一部分、103粘接面、106半导体晶体层、106a半导体晶体层的一部分、110隔离层、IlOa隔离层的一部分、112绝缘层、112a绝缘层的一部分、120P沟道型MISFET、122第一栅极、124第一源极、126第一漏极、130N沟道型MISFET、132第二栅极、134第二源极、136第二漏极、140半导体晶体层形成基板、150氩气束、160半导体晶体层形成基板、170金属膜、190晶体性牺牲层、200半导体器件
【权利要求】
1.一种半导体器件，包括: 基底基板，由Ge晶体构成； 半导体晶体层，位于所述基底基板的一部分区域的上方，由II1-V族化合物半导体构成； P沟道型MISFET，以以上方没有所述半导体晶体层的所述基底基板区域的一部分作为沟道，并具有第一源极及第一漏极；以及 N沟道型MISFET，以所述半导体晶体层的一部分作为沟道，并具有第二源极及第二漏极， 所述第一源极及所述第一漏极由以下化合物构成:Ge原子与镍原子的化合物；Ge原子与钴原子的化合物；或者Ge原子、与镍原子和钴原子的化合物构成， 所述第二源极及所述第二漏极由以下化合物构成=III族原子及V族原子、与镍原子的化合物；ΙΠ族原子及V族原子、与钴原子的化合物；或者III族原子及V族原子、与镍原子和钴原子的化合物构成。
2.根据权利要求1所述的半导体器件，其中， 所述半导体器件包括:隔离层，位于所述基底基板与所述半导体晶体层之间，用于将所述基底基板与所述半导体晶体 层电隔离。
3.根据权利要求2所述的半导体器件，其中， 所述基底基板与所述隔离层相接触， 所述基底基板的与所述隔离层相接触的区域具有导电性， 对所述基底基板的与所述隔离层相接触的区域施加的电压作为作用于所述N沟道型MISFET的背栅电压而起作用。
4.根据权利要求1所述的半导体器件，其中， 所述基底基板与所述半导体晶体层在粘接面处相接触， 在所述粘接面附近的所述基底基板的区域，含有表现出P型或η型导电类型的杂质原子， 在所述粘接面附近的所述半导体晶体层的区域，含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
5.一种半导体基板，用于权利要求1所述的半导体器件，其中， 所述半导体基板具有所述基底基板及所述半导体晶体层， 所述半导体晶体层位于所述基底基板的部分表面的上方。
6.根据权利要求5所述的半导体基板，其中， 所述半导体基板还具有:隔离层，位于所述基底基板与所述半导体晶体层之间，用于将所述基底基板与所述半导体晶体层电隔离。
7.根据权利要求6所述的半导体基板，其中， 所述隔离层由非晶质绝缘体构成。
8.根据权利要求6所述的半导体基板，其中， 所述隔离层由具有比构成所述半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成。
9.根据权利要求5所述的半导体基板，其中，所述基底基板与所述半导体晶体层在粘接面处相接触， 在所述粘接面附近的所述基底基板的区域，含有表现出P型或η型导电类型的杂质原子， 在所述粘接面附近的所述半导体晶体层的区域，含有表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。
10.根据权利要求5所述的半导体基板，其中， 所述半导体基板具有多个所述半导体晶体层， 多个所述半导体晶体层中的每一个均规则地排列于与所述基底基板的上表面相平行的面内。
11.一种半导体基板的制造方法，是制造权利要求5所述半导体基板的方法，该制造方法包括:` 外延生长步骤，采用外延晶体生长法，在半导体晶体层形成基板上形成所述半导体晶体层；以及 贴合步骤，将所述半导体晶体层贴合于所述基底基板的一部分区域或该一部分区域的上方区域。
12.—种半导体基板的制造方法，是制造权利要求5所述的半导体基板的方法，该制造方法包括: 采用外延生长法在所述基底基板的一部分区域的上方形成隔离层的步骤，该隔离层由具有比构成所述半导体晶体层的半导体晶体的禁带宽度更大的禁带宽度的半导体晶体构成；以及 采用外延生长法，在所述隔离层上形成所述半导体晶体层的步骤。
13.一种半导体基板的制造方法，是制造权利要求5所述半导体基板的方法，该制造方法包括: 使所述基底基板的表面附近含有表现出P型或η型导电类型的杂质原子的步骤；以及 采用外延生长法，在所述基底基板表面的一部分的上方形成所述半导体晶体层的步骤， 在采用外延生长法形成所述半导体晶体层的步骤中，由表现出与所述基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子对所述基底基板进行掺杂。
14.根据权利要求11所述的半导体基板的制造方法，还包括: 在所述半导体晶体层形成基板上形成半导体晶体层之前，采用外延晶体生长法在所述半导体晶体层形成基板的表面形成晶体性牺牲层的步骤， 通过在将所述半导体晶体层贴合于所述基底基板之后除去所述晶体性牺牲层，从而将在所述半导体晶体层形成基板上外延生长的半导体晶体层与所述半导体晶体层形成基板进行分离。
15.根据权利要求11所述的半导体基板的制造方法，还包括以下的任一步骤: 在使所述半导体晶体层外延生长后，将所述半导体晶体层规则排列并形成图案的步骤；或者 预先使所述半导体晶体层规则排列后使其选择性外延生长的步骤。
16.一种半导体器件的制造方法，包括:使用权利要求11所述的半导体基板的制造方法，制造具有所述半导体晶体层的半导体基板的步骤； 在所述基底基板的上方没有所述半导体晶体层的区域上、以及所述半导体晶体层上，隔着栅极绝缘层而形成栅电极的步骤； 在所述基底基板的源电极形成区域上、所述基底基板的漏电极形成区域上、所述半导体晶体层的源电极形成区域上以及所述半导体晶体层的漏电极形成区域上，形成由从镍膜、钴膜及镍钴合金膜构成的组中选出的金属膜的步骤； 加热所述金属膜，在所述基底基板上形成第一源极及第一漏极，并在所述半导体晶体层上形成第二源极及第二漏极的步骤，所述第一源极及所述第一漏极由以下的化合物构成:Ge原子与镍原子的化合物；Ge原子与钴原子的化合物；或者Ge原子、与镍原子和钴原子的化合物，所述第二源极及所述第二漏极由以下化合物构成=III族原子及V族原子、与镍原子的化合物；ΙΠ族原子及V族原子、与钴原子的化合物；或者III族原子及V族原子、与镍原子和钴原子的化合物； 去除未反应的所述金属膜的步骤。
【文档编号】H01L29/786GK103563069SQ201280026103
【公开日】2014年2月5日 申请日期:2012年6月11日 优先权日:2011年6月10日
【发明者】秦雅彦, 山田永, 横山正史, 金相贤, 张睿, 竹中充, 高木信一, 安田哲二 申请人:住友化学株式会社, 国立大学法人东京大学, 独立行政法人产业技术综合研究所