防止电荷丢失的存储器单元的制作方法
【专利摘要】一种存储器单元包括基板、第一电介质层、浮置栅极、第二电介质层以及控制栅极。基板包括位于漏极区与源极区之间的沟道区。第一电介质层位于沟道区上面且浮置栅极通过第一电介质层而被电容耦合到沟道区。第二电介质层位于浮置栅极上面且控制栅极通过第二电介质层而被电容耦合到浮置栅极。电介质氮化物层位于浮置栅极与第二电介质层之间以防止从浮置栅极到第二电介质层的电荷丢失。
【专利说明】防止电荷丢失的存储器单元
【背景技术】
[0001]流体喷射装置用来喷射流体。喷墨式印刷系统是一种流体喷射装置。喷墨式印刷系统常常包括喷墨式打印头管芯，其包括具有发射喷嘴的一个或多个阵列和用于对喷嘴进行寻址的电路的半导体基板。在某些流体喷射装置中，诸如在喷墨式打印头系统中，半导体管芯或芯片包括非易失性存储器，诸如熔丝。
[0002]近年来，已开发了电可编程只读存储器(EPROM)器件。这些器件在每个行和列交叉点处包括存储器单元。每个存储器单元包括浮置栅极和控制栅极或输入栅极。在未编程存储器单元中，浮置栅极不具有电荷，这造成阈值电压是低的。在编程存储器单元中，用电子对浮置栅极进行充电且阈值电压较高。具有较低阈值电压的存储器单元是一个逻辑值且具有较高阈值电压的存储器单元是另一逻辑值。
【专利附图】
【附图说明】
[0003]图1是图示出在MOS过程中制造的EPROM单元的一个示例的图。
[0004]图2是图示出在NMOS过程中制造的半导体管芯中的材料层的一个示例的图。
[0005]图3是图示出使用图2的半导体管芯的层的EPROM单元的一个示例的图。
[0006]图4是图示出EPROM阵列的一个示例的图。
[0007]图5是图示出在NMOS过程中制造的EPROM单元的一个示例的图。
[0008]图6是图示出在NMOS过程中制造的成本降低EPROM单元的一个示例的图。
[0009]图7是图示出包括浮置栅极电荷保持层的成本降低EPROM单元的一个示例的图。
[0010]图8是图示出用于电荷保持的变化性图表的一个示例的图。
[0011]图9是图示出包括不同厚度的氮化硅层的电荷保持的变化性图表的一个示例的图。
[0012]图10是图示出用于电荷保持的变化性图表的一个示例的图，其将在金属I层上具有氮化硅层的EPROM单元与具有在TEOS层上的氮化硅层的EPROM单元相比较。
[0013]图11是图示出用于三个质量批次的用于电荷保持的变化性图表的一个示例的图。
[0014]图12是图示出用于六个风险生产批次的用于电荷保持的变化性图表的一个示例的图。
[0015]图13是图示出EPROM编程比数据图表的一个示例的图。
[0016]图14是图不出用于电荷保持的变化性图表的一个不例的图，其将不具有氮化娃层的EPROM单元与具有氮化硅层的EPROM单元相比较。
[0017]图15是图示出用于风险生产批次的EPROM编程比数据图表的一个示例的图。
[0018]图16是图示出用于风险生产批次的用于电荷保持的变化性图表的一个示例的图。
[0019]图17是图示出半导体基板的一个示例的图。
[0020]图18是图示出设置在半导体基板上的栅极电介质层和多晶硅层的一个示例的图。
[0021]图19是图示出设置在多晶硅层上的浮置栅极电介质层的一个示例的图。
[0022]图20是图示出设置在浮置栅极电介质层上的金属I层的一个示例的图。
[0023]图21是图示出设置在金属I层上的浮置栅极电荷保持层的一个示例的图。
[0024]图22是图示出设置在浮置栅极电荷保持层上的控制栅极电介质层的一个示例的图。
[0025]图23是图示出设置在控制栅极电介质层上的金属2层的一个示例的图。
[0026]图24是图示出设置在金属2层上的顶部电介质层的一个示例的图。
[0027]图25是图示出设置在顶部电介质层上的聚合物层的一个示例的图。
【具体实施方式】
[0028]在以下详细描述中，对构成其一部分的附图进行参考，并且其中以图示的方式示出了其中可实施本发明的特定实施例。在这方面，参考所描述的一个或多个图的取向而使用方向术语，诸如“顶部”、“底部”、“正面”、“背面”、“前”、“后”等。由于实施例的部件可以以许多不同的取向定位，所以出于图示的目的而使用方向术语且其绝不是限制性的。应理解的是在不脱离本发明的范围的情况下可以利用其他实施例且可进行结构或逻辑改变。因此不应以限制性意义来理解以下详细描述，并且由所附权利要求来定义本发明的范围。应理解的是可将本文所述的各种实施例的特征相互组合，除非另外具体地说明。
[0029]在流体喷射装置中，诸如喷墨式印刷系统中，可以使用EPROM单元来消除熔丝，诸如在喷墨式打印头管芯中的N沟道金属氧化物半导体(NMOS)电路中的熔丝。EPROM单元不包括熔丝且相比于熔丝而言提供许多优点，包括每比特减小的管芯面积和改善的可靠性。
[0030]与在P沟道金属氧化物半导体(PMOS)过程中制造EPROM单元相比和与在互补金属氧化物半导体(CMOS)过程中制造EPROM单元相比，在NMOS过程中制造包括EPROM单元的半导体管芯降低了半导体管芯的成本。制造商继续改善EPROM单元，随着降低半导体管芯的成本方面的改善，增加EPROM单元的封装密度，并改善到覆盖半导体管芯的聚合物的粘附。
[0031]图1是图示出在MOS过程中制造的EPROM单元40的一个示例的图。诸如EPROM单元40之类的EPROM单元可以在诸如喷墨式印刷系统之类的系统中使用。在一个示例中，在NMOS过程中制造EPROM单元40。在一个示例中，在PMOS过程中制造EPROM单元40。在一个示例中，在CMOS过程中制造EPROM单元40。
[0032]EPROM单元40包括具有源极44、漏极46以及沟道48的半导体基板42，其中，沟道48位于源极44与漏极46之间。浮置栅极50位于沟道48上面，并且也称为控制栅极52的输入栅极52位于浮置栅极50上面。在一个不例中，源极44包括N+掺杂区,漏极46包括N+掺杂区，并且沟道48是位于源极44与漏极46的N+掺杂区之间的掺杂区。
[0033]控制栅极52经由也称为控制电容的控制栅极电容而被电容耦合到浮置栅极50，该控制栅极电容包括位于控制栅极52与浮置栅极50之间的电介质材料54。控制栅极52处的电压经由控制电容而被耦合到浮置栅极50。在浮置栅极50与沟道48上面的基板42之间设置了另一层电介质材料56。
[0034]在一个示例中，在NMOS过程中制造EPROM单元40，并且为了对EPROM单元40进行编程，向漏极46施加高电压偏置。漏极46上的此高电压偏置生成高能“热”载流子或电子。控制栅极52与漏极46之间的正电压偏置将这些热电子中的某些拉到浮置栅极50上。随着电子被拉到浮置栅极50上，EPROM单元40的阈值电压、即促使沟道48传导电流所需的电压增加。如果足够的电子被拉到浮置栅极50上，则阈值电压增加至指定阈值电压以上的水平，并且EPROM单元40基本上将电流阻挡在指定阈值电压水平，这将EPROM单元40的逻辑状态从一个逻辑值变成另一逻辑值。因此，经由到浮置栅极50上的热载流子注入而对EPROM单元40进行编程。在正常操作中，使用传感器(未示出)来检测EPROM单元40的状态。
[0035]图2是图示出在NMOS过程中制造的半导体管芯70中的材料层的一个示例的图。在一个示例中，半导体管芯70包括EPROM单元，诸如图1的EPROM单元40。在一个示例中，在喷墨打印头中使用半导体管芯70。在一个示例中，半导体管芯70是包括EPROM单元的喷墨控制芯片。在一个示例中，半导体管芯70是包括EPROM单元的喷墨式打印头管芯。
[0036]半导体管芯70包括半导体基板72、栅极电介质层74、多晶硅层76、浮置栅极电介质层78、金属I层80、控制栅极电介质层82以及金属2层84。栅极电介质层74被设置在基板72上介于基板72与多晶硅层76之间。浮置栅极电介质层78被设置在多晶硅76上面并介于多晶娃层76与金属I层80之间。控制栅极电介质层82被设置在金属I层80上面并介于金属I层80与金属2层84之间。金属I层80和金属2层84提供寻址线，诸如行线和列线，以及半导体管芯70中的其他连接。
[0037]图3是图示出使用图2的半导体管芯70的层的EPROM单元90的一个示例的图。在一个示例中，图1的EPROM单元40类似于EPROM单元90。在一个示例中，在喷墨式印刷系统中使用EPROM单元90。在一个示例中，在喷墨式控制芯片中使用EPROM单元90。在一个示例中，在喷墨式打印头管芯中使用EPROM单元90。
[0038]EPROM单元90包括基板72，其具有N+源极区92和94、N+漏极区96以及包括p沟道区98a和98b的P沟道98。漏极区96包括顶面100、底部102以及在顶面100与底部102之间的侧部104。包括沟道区98a和98b的沟道98在漏极区96的侧部104周围围绕漏极区96。沟道98位于源极区92与漏极区96之间和源极区94与漏极区96之间。在一个示例中，源极区92和94被连接并且是围绕沟道98的一个连续源极区的部分。
[0039]沟道98包括在漏极区96周围的闭合曲线结构，其中，曲线被定义为类似于线的对象，但不要求是笔直的，其要求线是曲线的特殊情况，即具有零曲率的曲线。并且，将闭合曲线定义为结合在一起且不具有端点的曲线。
[0040]EPROM单元90包括金属I层80与金属2层84之间的电容耦合，其中，金属I层80和金属2层84形成并联相对电容器板106和108。一个电容器板106在金属I层80中形成且另一个电容器板108在金属2层84中形成。电容器板108是EPROM单元90的控制栅极108。向控制栅极108施加输入电压Vin，并且输入电压Vin电容耦合到电容器板106。在一个示例中，控制栅极108类似于控制栅极52 (在图1中示出)。
[0041]浮置栅极110包括被连接到金属I层80的多晶硅层76。浮置栅极110包括分别地位于沟道区98a和98b上面且与之平行的多晶硅浮置栅极区76a和76b。浮置栅极电介质层78中的断口或孔允许将金属I层80中的电容器板106电耦合到多晶硅浮置栅极区76a和76b。浮置栅极110通过栅极电介质层74与基板72分离。
[0042]为了对EPROM单元90进行编程，高输入电压脉冲被施加到控制栅极108和漏极区96，跨漏极区96被施加到源极区92和94。这生成高能“热”载流子或电子。控制栅极108与漏极区96之间的正电压偏置将这些热电子中的某些拉到浮置栅极110上。随着电子被拉到浮置栅极110上，EPROM单元90的阈值电压、即促使沟道98传导电流所需的电压增力口。如果足够的电子被拉到浮置栅极110上，则阈值电压增加至指定阈值电压以上的水平，并且EPROM单元90基本上将电流阻挡在指定阈值电压水平，这将EPROM单元90的逻辑状态从一个逻辑值变成另一逻辑值。因此，经由到浮置栅极10上的热载流子注入而对EPROM单兀90进行编程。
[0043]为了读取或感测EPROM单元90的状态，检测阈值电压和/或使用传感器(未示出)来测量接通电阻。读取或感测EPROM单元90的状态可以通过设定栅极/漏极电压并测量相应电流或通过设定电流并测量电压来完成。EPROM单元90的测量接通电阻从未编程状态至已编程状态改变约2倍。
[0044]图4是图示出包括布置成行和列的EPROM单元122的EPROM阵列120的一个示例的图。在一个示例中，每个EPROM单元122类似于图1的EPROM单元40。
[0045]每个EPROM单元122包括控制栅极124、漏极126和源极128。控制栅极124在130处被电耦合到输入电压Vin。漏极26被电耦合在一起且经由漏极线134而被电耦合到串联电阻器132，所述漏极线134包括漏极线134a和134b。串联电阻器132的另一侧在130处被电耦合到输入电压Vin。源极128被电耦合到行晶体管136的漏极，并且行晶体管136的源极经由列线140a和140b而被电耦合到列晶体管138a和138b的漏极。列晶体管138a和138b的源极在142a和142b处被电耦合到基准，诸如接地。行晶体管136和列晶体管138a和138b提供用于编程和读取的EPROM单元122的选择。
[0046]行线144a和144b被电耦合到行晶体管136的栅极。行线144a在144a处向一行中的行晶体管136的栅极提供行信号R0W1，并且行线144b在144b处向另一行中的行晶体管136的栅极提供行信号R0W2。给定列中的行晶体管136的源极被电耦合在一起，并被电耦合到对应于给定列的列晶体管138a和138b中的一个的漏极。每个列晶体管138a和138b的栅极经由列选择线(未示出)而被电耦合到列选择信号。
[0047]通过在130处在输入电压Vin中提供电压脉冲而对每个EPROM单元122进行编程。电压脉冲被提供给控制栅极124，并通过电阻器132而被提供给漏极126。跨所选EPROM单元122的漏极126和源极128来提供电压脉冲。这向浮置栅极146提供热载流子或电子。编程所需的时间与至少浮置栅极电压、被吸取到浮置栅极的热电子的数量、所需阈值电压以及基板与浮置栅极之间的栅极电介质层的厚度有关。针对每个EPROM单元122，通过电阻器132将控制栅极124耦合到漏极126以限制击穿电流。在一个示例中，电阻器132具有100欧姆的电阻。
[0048]在一个示例中，跨漏极126到源极128的编程电压接近于EPROM单元122的击穿电压，其中，击穿电压是在该处EPROM单元122开始在其控制栅极124低于阈值电压(诸如零伏)的情况下进行传导的电压。在一个示例中，EPROM单元122被编程为处于约16V的电压，其中，电路具有15V的击穿电压。在一个示例中，浮置栅极电压在5V至12V范围内。在一个示例中，阈值电压在3V至7V范围内。
[0049]为了读取EPROM单元122中的一个，使用传感器(未示出)来检测阈值电压。检测阈值电压可以通过设定栅极和漏极电压并测量相应电流或通过设定电流并测量栅极和漏极电压中的一个或多个来完成。EPROM单元122的接通电阻Ron从未编程至已编程改变约2倍。
[0050]为了对EPROM单元122中的一个进行编程，通过向行线144a和144b中的一个提供行选择电压并向列晶体管138a和138b中的一个的栅极提供列选择电压来选择EPROM单元122。接下来，在130处提供相对高的输入电压Vin，诸如16V。只有所选EPROM单元122具有跨漏极126到源极128的基本上全输入电压Vin。所有其他EPROM单元122具有浮置到其他端子上的电压的源极128。
[0051]为了感测所选EPROM单元122的状态，通过所选EPROM单元122来提供电流，诸如I毫安电流，并监视130处的电压Vin。在另一示例中个，为了感测所选EPROM单元122的状态，在130处提供相对低的输入电压脉冲Vin，诸如5V，并且监视通过所选EPROM单元122的电流。在其他示例中，每个EPROM单元122具有与之耦合的不同控制晶体管，其中，经由被耦合到相应控制晶体管的一个控制线来选择每个EPROM单元122。
[0052]图5是图示出在NMOS过程中制造的EPROM单元200的一个示例的图。在另一示例中，在PMOS过程中制造类似于EPROM单元200的EPROM单元。在另一示例中，在CMOS过程中制造类似于EPROM单元200的EPROM单元。
[0053]在一个示例中，EPROM单元200类似于图1的EPROM单元40。在一个示例中，在喷墨式打印头中包括EPROM单元200。在一个示例中，在喷墨式控制芯片中包括EPROM单元200。在一个示例中，在喷墨式打印头管芯中包括EPROM单元200。
[0054]EPROM单元200包括半导体基板202、栅极电介质层204、多晶硅层206、浮置栅极电介质层208、金属I层210、控制栅极电介质层212以及金属2层214。在一个不例中，EPROM单元200包括在金属2层214上面的聚合物层(未示出)。
[0055]半导体基板202包括N+源极区216、N+漏极区218以及位于源极区216与漏极区218之间的P沟道区220。源极区216包括顶面222、底部224和在顶面222与底部224之间的侧部226。漏极区218包括顶面228、底部230以及在顶面228与底部230之间的侧部232。沟道区220位于源极区216的侧部226与漏极区218的侧部232之间。在一个示例中，沟道区220在漏极区218的侧部232周围围绕漏极区218。在一个示例中，源极区216的侧部226围绕沟道区220。在一个示例中，沟道区220包括在漏极区218周围的闭合曲线结构，其中，曲线被定义为类似于线的对象，但不要求是笔直的，其要求线是曲线的特殊情况，即具有零曲率的曲线。并且，将闭合曲线定义为结合在一起且不具有端点的曲线。
[0056]使用也称为三氯氧化磷(P0CL3)的磷酰氯在扩散过程中制造源极区216和漏极区218中的每一个。P0CL3是在扩散过程中所使用的安全液体磷源，其中，磷充当用于创建N+源极区216和N+漏极区218的N+掺杂剂。位于源极区216与漏极区218之间的沟道区220具有有效沟道长度LefTl。在一个示例中，Leffl是I一 1.2微米。
[0057]栅极电介质层204被设置在基板202上介于基板202与多晶硅层206之间。栅极电介质层204在OLll处与源极区216重叠且栅极电介质层204在0L12处与漏极区218重叠。在一个示例中，栅极电介质层204是栅极氧化物层。在一个示例中，栅极电介质层204是二氧化硅(Si02)。在一个示例中，OLll是I微米且0L12是I微米。在一个示例中，栅极电介质层204的长度Lgdl在从3微米至3.2微米范围内。
[0058]多晶硅层206位于栅极电介质层204上。在一个示例中，多晶硅层206的长度Lpsl与栅极电介质层204的长度Lgdl相同。
[0059]浮置栅极电介质层208被设置在多晶娃206上面并介于多晶娃层206与金属I层210之间。浮置栅极电介质层208包括源极漏极重氧化(SDReox)层234和磷硅玻璃(PSG)层236。SDReox层234在低压化学汽相沉积过程中被设置在多晶硅层206、栅极电介质层204以及半导体基板202上面。PSG层236在约1000摄氏度下被设置在SDReox层234上面。
[0060]金属I层210被设置在浮置栅极电介质层208上面。金属I层210包括在PSG层236上面的钽铝(TaAI)层238和在TaAl层238上面的铝铜(AlCu)层240。
[0061]EPROM单元200的浮置栅极包括被连接到金属I层210的多晶硅层206。浮置栅极电介质层208中的断口或孔(包括SDReox层234和PSG层236中的断口或孔)允许将金属I层210 (包括TaAl层238和AlCu层240)电耦合到多晶硅层206。浮置栅极通过栅极电介质层204与基板202分离。
[0062]控制栅极电介质层212被设置在金属I层210上面和金属I层210与金属2层214之间。控制栅极电介质层212是四氮化三硅(Si3N4)和碳化硅(SiC)层242。在一个示例中，Si3N4和SiC层242具有约6.8的介电常数。
[0063]金属2层214被设置在控制栅极电介质212上面。金属2层214包括在Si3N4和SiC层上面的钽(Ta)层244，以及在Ta层244上面的金(Au)层246。在封装中，在Au层246上面设置聚合物层(未示出)。金属I层210和金属2层214提供寻址线，诸如行线和列线，以及EPROM单元200中的其他连接。
[0064]EPROM单元200包括金属I层210与金属2层214之间的电容耦合，其中，金属I层210和金属2层214形成并联相对电容器板。一个电容器板在金属I层210中形成且另一个电容器板在金属2层214中形成。在金属2层214中形成的电容器板是EPROM单元200的控制栅极且在金属I层210中形成的电容器板是EPROM单元200的浮置栅极的一部分。向在金属2层214中形成的电容器板(即EPROM单元200的控制栅极)施加输入电压Vin，并且输入电压Vin电容耦合到在金属I层210中形成的电容器板，即EPROM单元200的浮置栅极。在一个示例中，EPROM单元200的控制栅极类似于控制栅极52 (在图1中示出)，并且EPROM单元200的浮置栅极类似于浮置栅极50 (在图1中示出)。
[0065]为了对EPROM单元200进行编程，向EPROM单元200的控制栅极且向漏极区218施加高输入电压脉冲，跨漏极区218向源极区216施加高输入电压脉冲。这生成高能“热”载流子或电子。EPROM单元200的控制栅极与漏极区218之间的正电压偏置将这些热电子中的某些拉到EPROM单元200的浮置栅极上。随着电子被拉到EPROM单元200的浮置栅极上，EPROM单元200的阈值电压、即促使沟道区220传导电流所需的电压增加。如果足够的电子被拉到EPROM单元200的浮置栅极上，则阈值电压增加至在指定阈值电压以上的水平，并且EPROM单元200基本上将电流阻挡在指定阈值电压水平，这将EPROM单元200的逻辑状态从一个逻辑值变成另一逻辑值。因此，经由到EPROM单元200的浮置栅极上的热载流子注入来对EPROM单元200进行编程。
[0066]为了读取或感测EPROM单元200的状态，检测阈值电压和/或使用传感器(未示出)来测量接通电阻。读取或感测EPROM单元200的状态可以通过设定EPROM单元200的控制栅极电压和漏极电压并测量相应电流或通过设定电流并测量控制栅极和/或漏极电压来完成。EPROM单元200的测量接通电阻从未编程状态至已编程状态改变约2倍。
[0067]图6是图示出在NMOS过程中制造的成本降低EPROM单元300的图。在另一示例中，在PMOS过程中制造类似于EPROM单元300的EPROM单元。在另一示例中，在CMOS过程中制造类似于EPROM单元300的EPROM单元。
[0068]在一个示例中，EPROM单元300类似于图1的EPROM单元40。在一个示例中，在喷墨式打印头中包括EPROM单元300。在一个示例中，在喷墨式控制芯片中包括EPROM单元300。在一个示例中，在喷墨式打印头管芯中包括EPROM单元300。
[0069]EPROM单元300包括半导体基板302、栅极电介质层304、多晶硅层306、浮置栅极电介质层308、金属I层310、控制栅极电介质层312、金属2层314以及顶部电介质层316。在一个示例中，EPROM单元300包括在顶部电介质层316上面的聚合物层(未示出)。
[0070]半导体基板302包括N+源极区318、N+漏极区320以及位于源极区318与漏极区320之间的P沟道区322。源极区318包括顶面324、底部326且在顶面324与底部326之间的侧部328。漏极区320包括顶面330、底部332以及在顶面330与底部332之间的侧部334。沟道区322位于源极区318的侧部328与漏极区320的侧部334之间。在一个示例中，沟道区322在漏极区320的侧部334周围围绕漏极区320。在一个示例中，源极区318的侧部328围绕沟道区322。在一个示例中，沟道区322包括在漏极区320周围的闭合曲线结构，其中，曲线被定义为类似于线的对象，但不要求是笔直的，其要求线是曲线的特殊情况，即具有零曲率的曲线。并且，将闭合曲线定义为结合在一起且不具有端点的曲线。
[0071]在低掺杂漏极(LDD)过程中制造源极区318和漏极区320中的每一个。P0CL3提供用于创建N+源极区318和N+漏极区320的N+掺杂剂。LDD过程提供并未如源极区216被扩散或植入在半导体基板202中(在图5中示出)那样深深地扩散或植入在半导体基板302中的源极区318。并且，LDD过程提供并未如漏极区218被扩散或植入在半导体基板202中(在图5中示出)那样深深地扩散或植入在半导体基板302中的漏极区320。
[0072]位于源极区318与漏极区320之间的沟道区322具有有效沟道长度Leff2。在一个示例中，EPROM单元300的有效沟道长度Leff2与图5的EPROM单元200的有效沟道长度Leffl相同。在一个示例中，Leff2是I一1.2微米。
[0073]栅极电介质层304被设置在基板302上介于基板302与多晶硅层306之间。栅极电介质层304在0L21处与源极区318重叠且栅极电介质层304在0L22处与漏极区320重叠。EPROM单元300的有效沟道长度Leff2比在0L21处源极区318的重叠长两倍或更多倍。并且，EPROM单元300的有效沟道长度Leff2比在0L22处漏极区320的重叠长两倍或更多倍。在一个示例中，栅极电介质层304是栅极氧化物层。在一个示例中，栅极电介质层304是Si02。在一个示例中，0L21是0.4微米且0L22是0.4微米。在一个示例中，栅极电介质层304的长度Lgd2在从1.8微米至2.0微米范围内。
[0074]EPROM单元300小于图5的EPROM单元200且EPROM单元300在半导体管芯上占据比EPROM单元200更小的面积。栅极电介质层304的长度Lgd2小于栅极电介质层204(在图5中示出)的长度Lgdl。这归因于0L21处的源极区318的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半，且0L22处的漏极区320的重叠小于0L12处的漏极区218的重叠的一半。使用EPROM单元300而不是EPROM单元200增加半导体管芯上的EPROM单元的封装密度并降低半导体管芯上的EPROM的每比特的成本。在一个示例中，EPROM单元300的有效沟道长度Leff2与图2的EPROM单元200的有效沟道长度Lefll相同或大约相同，并且,0L21处的源极区318的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半,且0L22处的漏极区320的重叠小于0L12处的漏极区218的重叠的一半。
[0075]多晶硅层306位于栅极电介质层304上。在一个示例中，多晶硅层306的长度Lps2与栅极电介质层304的长度Lgd2相同。
[0076]浮置栅极电介质层308被设置在多晶硅306上面和多晶硅层306与金属I层310之间。浮置栅极电介质层308包括未掺杂硅玻璃(USG)层336和硼磷硅玻璃(BPSG)层338。USG层336被设置在多晶硅层306上，并且在大气压力化学汽相沉积过程中沿着多晶硅层306和栅极电介质层304的侧部且在半导体基板302上面设置隔离物。在约820摄氏度下在USG层336上面设置BPSG层338。USG层336的大气压力化学汽相沉积过程比SDReox层234的低压化学汽相沉积更加成本有效，这与图5的EPROM单元200相比降低了 EPROM单元300的成本。在820摄氏度下设置BPSG层338，而不是在1000摄氏度下设置PSG层236，与图5的EPROM单元200相比，提供了对N+源极区318和N+漏极区320的深度的更好控制，对有效沟道长度Leff2的更好控制，以及对源极区318和漏极区320与栅极电介质层304的重叠的更好控制。
[0077]金属I层310被设置在浮置栅极电介质层308上面。金属I层310是BPSG层338上面的铝铜硅(AlCuSi)层340。金属I层210 (在图5中示出)的TaAl层238不在EPROM单元300中，这与图5的EPROM单元200相比降低了 EPROM单元300的成本。
[0078]EPROM单元300的浮置栅极包括被连接到金属I层310的多晶硅层306。浮置栅极电介质层308中的断口或孔(包括USG层336和BPSG层338中的断口或孔)允许将金属I层340 (包括AlCuSi层340)电耦合到多晶硅层306。浮置栅极通过栅极电介质层304与基板302分离。
[0079]控制栅极电介质层312被设置在金属I层310上面和金属I层310与金属2层314之间。控制栅极电介质层312是四乙基原硅酸酯(TEOS)层342。在金属I层310上面设置TEOS层342可以在较低温度下完成，并且比在金属I层210上面设置Si3N4和SiC层242更为廉价。这与图5的EPROM单元200相比降低了 EPROM单元300的成本，并且与图5的EPROM单元200相比，提供了对N+源极区318和N+漏极区320的深度的更好控制，对有效沟道长度Leff2的更好控制，以及对源极区318与栅极电介质304和漏极区320与栅极电介质层304的重叠的更好控制。在一个示例中，TEOS层342具有约4.2的介电常数。在一个示例中，TEOS层342的厚度为5000埃。
[0080]金属2层314被设置在控制栅极电介质层312上面。金属2层314包括TEOS层342上面的TaAl层344和TaAl层344上面的AlCu层346。金属2层314不包括金层，诸如Au层246，这与图5的EPROM单元200相比降低了 EPROM单元300的成本。金属I层310和金属2层314提供寻址线，诸如行线和列线，以及EPROM单元300中的其他连接。
[0081]顶部电介质层316被设置在金属2层314上面。顶部电介质层316是Si3N4和SiC层348。在封装中，聚合物层(未不出)被设置在顶部电介质层316上面。顶部电介质层316提供到聚合物层比到Au层246 (在图5中示出)的更好粘附，这相比于EPROM单元200改善了 EPROM单元300的可靠性，并且打开了流体喷射系统中的更具腐蚀性流体的使用，诸如更具腐蚀性的墨。并且，顶部电介质层316保护EPROM单元300免于退化，诸如氧化、粒子污染以及其他环境退化。在一个示例中，Si3N4和SiC层348具有约6.8的介电常数。
[0082]EPROM单元300包括金属I层310与金属2层314之间的电容耦合，其中，金属I层310和金属2层314形成并联相对电容器板。一个电容器板在金属I层310中形成且另一个电容器板在金属2层314中形成。在金属2层314中形成的电容器板是EPROM单元300的控制栅极且在金属I层310中形成的电容器板是EPROM单元300的浮置栅极的一部分。向在金属2层314中形成的电容器板(即EPROM单元300的控制栅极)施加输入电压Vin，并且输入电压Vin电容耦合到在金属I层310中形成的电容器板，即EPROM单元300的浮置栅极。在一个示例中，EPROM单元300的控制栅极类似于控制栅极52 (在图1中示出)，并且EPROM单元300的浮置栅极类似于浮置栅极50 (在图1中示出)。
[0083]为了对EPROM单元300进行编程，向EPROM单元300的控制栅极且向漏极区320施加高输入电压脉冲，跨漏极区320向源极区318施加高输入电压脉冲。这生成高能“热”载流子或电子。EPROM单元300的控制栅极与漏极区320之间的正电压偏置将这些热电子中的某些拉到EPROM单元300的浮置栅极上。随着电子被拉到EPROM单元300的浮置栅极上，EPROM单元300的阈值电压、即促使沟道区322传导电流所需的电压增加。如果足够的电子被拉到EPROM单元300的浮置栅极上，则阈值电压增加至在指定阈值电压以上的水平，并且EPROM单元300基本上将电流阻挡在指定阈值电压水平，这将EPROM单元300的逻辑状态从一个逻辑值变成另一逻辑值。因此，经由到EPROM单元300的浮置栅极上的热载流子注入来对EPROM单元300进行编程。
[0084]为了读取或感测EPROM单元300的状态，检测阈值电压和/或使用传感器(未示出)来测量接通电阻。读取或感测EPROM单元300的状态可以通过设定EPROM单元300的控制栅极电压和漏极电压并测量相应电流或通过设定电流并测量控制栅极和/或漏极电压来完成。EPROM单元300的测量接通电阻从未编程状态至已编程状态改变约2倍。
[0085]经由到EPROM单元300的浮置栅极上的热载流子注入来对EPROM单元300进行编程。被注入到浮置栅极上的热载流子或电荷的丢失可能改变EPROM单元300的状态。已经发现电荷从浮置栅极的主要漏泄路径是金属I层310与控制栅极电介质层312的界面，其为TEOS层342。电荷丢失的一个机制包括TEOS层342吸收湿气并释放H+移动离子。这些H+移动离子扩散通过TEOS层342且到金属I层310上，其中，H+移动离子消除浮置栅极上的热载流子或电子。这导致从浮置栅极的电荷丢失和数据保持问题。
[0086]图7是图示出包括浮置栅极电荷保持层450的成本降低EPROM单元400的一个示例的图。EPROM单元400类似于图6的EPROM单元300，除电荷保持层450之外。在另一示例中，在PMOS过程中制造类似于EPROM单元400的EPROM单元。在另一示例中，在CMOS过程中制造类似于EPROM单元400的EPROM单元。
[0087]在一个示例中，EPROM单元400类似于图1的EPROM单元40。在一个示例中，在喷墨式打印头中包括EPROM单元400。在一个示例中，在喷墨式控制芯片中包括EPROM单元400。在一个示例中，在喷墨式打印头管芯中包括EPROM单元400。
[0088]EPROM单元400包括半导体基板402、栅极电介质层404、多晶硅层406、浮置栅极电介质层408、金属I层410、电荷保持层450、控制栅极电介质层412、金属2层414以及顶部电介质层416。在一个示例中，EPROM单元400包括在顶部电介质层416上面的聚合物层(未示出)。
[0089]半导体基板402包括N+源极区418、N+漏极区420以及位于源极区418与漏极区420之间的P沟道区422。源极区418包括顶面424、底部426且在顶面424与底部426之间的侧部428。漏极区420包括顶面430、底部432以及在顶面430与底部432之间的侧部434。沟道区422位于源极区418的侧部428与漏极区420的侧部434之间且具有有效沟道长度Leff3。在一个示例中，EPROM单元400的有效沟道长度Leff3与图5的EPROM单元200的有效沟道长度Leffl相同。在一个示例中，Leff3是I一1.2微米。
[0090]栅极电介质层404被设置在基板402上介于基板402与多晶硅层406之间。栅极电介质层404在0L31处与源极区418重叠且栅极电介质层404在0L32处与漏极区420重叠。EPROM单元400的有效沟道长度Leff3比在0L31处源极区418的重叠长两倍或更多倍，并且EPROM单元400的有效沟道长度Leff3比在0L32处漏极区420的重叠长两倍或更多倍。在一个示例中，0L31是0.4微米且0L32是0.4微米。在一个示例中，栅极电介质层404的长度Lgd3在从1.8微米至2.0微米范围内。
[0091]EPROM单元400小于图5的EPROM单元200且EPROM单元400在半导体管芯上占据比EPROM单元200更小的面积。栅极电介质层404的长度Lgd3小于栅极电介质层204(在图5中示出)的长度Lgdl。这归因于0L31处的源极区418的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半，且0L32处的漏极区420的重叠小于0L12处的漏极区218的重叠的一半。使用EPROM单元400而不是EPROM单元200增加半导体管芯上的EPROM单元的封装密度并降低半导体管芯上的EPROM的每比特的成本。在一个示例中，EPROM单元400的有效沟道长度Leff3与图2的EPROM单元200的有效沟道长度Lefll相同或大约相同，并且,0L31处的源极区418的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半且0L32处的漏极区420的重叠小于0L12处的漏极区218的重叠的一半。
[0092]多晶硅层406位于栅极电介质层404上。在一个示例中，多晶硅层406的长度Lps3与栅极电介质层404的长度Lgd3相同。
[0093]浮置栅极电介质层408被设置在多晶硅406上面和多晶硅层406与金属I层410之间。浮置栅极电介质层408包括USG层436和BPSG层438。
[0094]金属I层410被设置在浮置栅极电介质层408上面。金属I层410是BPSG层438上面的AlCuSi层440。
[0095]EPROM单元400的浮置栅极包括被连接到金属I层410的多晶硅层406。浮置栅极电介质层408中的断口或孔(包括USG层436和BPSG层438中的断口或孔)允许将金属I层410 (包括AlCuSi层440)电耦合到多晶硅层406。浮置栅极通过栅极电介质层404与基板402分离。
[0096]半导体基板402 (包括N+源极区418、N+漏极区420和p沟道区422)类似于半导体基板302 (包括N+源极区318、N+漏极区320和P沟道区322)(在图6中示出)，栅极电介质层404类似于栅极电介质层304 (在图6中不出)，多晶娃层406类似于多晶娃层306(在图6中示出)，浮置栅极电介质层408 (包括USG层436和BPSG层438)类似于浮置栅极电介质层308 (包括USG层336和BPSG层338)(在图6中示出)，并且金属I层410类似于金属I层310 (在图6中不出)。半导体基板302、栅极电介质层304、多晶娃层306、浮置栅极电介质层308、金属I层310的描述在本文中还分别地涉及半导体基板402、栅极电介质层404、多晶娃层406、浮置栅极电介质层408和金属I层410。
[0097]浮置栅极电荷保持层450被设置在金属I层410上面。电荷保持层450是电介质氮化物层452。电荷保持层450防止在控制栅极电介质层412中产生的H+移动离子扩散通过控制栅极电介质层412并到金属I层410上。这防止浮置栅极上的热载流子或电子被H+移动离子消除，并且与图5的EPROM单元200相比且与图6的EPROM单元300相比，导致更高的可靠性和更高的数据保持。在一个示例中，电介质氮化物层452是SiN。在一个示例中，电介质氮化物层452是Si3N4。在一个示例中，电介质氮化物层452具有在7 — 7.5范围内的介电常数。在一个示例中，电介质氮化物层452的厚度是1000埃。在其他示例中，电介质氮化物层452是另一适当的电介质氮化物。
[0098]控制栅极电介质层412被设置在电荷保持层450上和电荷保持层450与金属2层414之间。控制栅极电介质层412是TEOS层442。在一个示例中，TEOS层442的厚度为4000 埃。
[0099]金属2层414被设置在控制栅极电介质层412上面。金属2层414包括TEOS层442上面的TaAl层444和TaAl层444上面的AlCu层446。金属I层410和金属2层414提供寻址线，诸如行线和列线，以及EPROM单元400中的其他连接。
[0100]顶部电介质层416被设置在金属2层414上面。顶部电介质层416是Si3N4和SiC层448。在封装中，聚合物层(未示出)被设置在顶部电介质层416上面。
[0101]TEOS层442类似于TEOS层342 (在图6中示出)，金属2层414类似于金属2层314 (在图6中示出)，并且顶部电介质层416类似于顶部电介质层316 (在图6中示出)。TEOS层342、金属2层314和顶部电介质层316的描述还分别地涉及或描述TEOS层442、金属2层414和顶部电介质层416。
[0102]EPROM单元400包括金属I层410与金属2层414之间的电容耦合，其中，金属I层410和金属2层414形成并联相对电容器板。一个电容器板在金属I层410中形成且另一个电容器板在金属2层414中形成。在金属2层414中形成的电容器板是EPROM单元400的控制栅极且在金属I层410中形成的电容器板是EPROM单元400的浮置栅极的一部分。向在金属2层414中形成的电容器板(即EPROM单元400的控制栅极)施加输入电压Vin，并且输入电压Vin电容耦合到在金属I层410中形成的电容器板，即EPROM单元400的浮置栅极。在一个示例中，EPROM单元400的控制栅极类似于控制栅极52 (在图1中示出)，并且EPROM单元400的浮置栅极类似于浮置栅极50 (在图1中示出)。
[0103]为了对EPROM单元400进行编程，向EPROM单元400的控制栅极且向漏极区420施加高输入电压脉冲，跨漏极区420向源极区418施加高输入电压脉冲。这生成高能“热”载流子或电子。EPROM单元400的控制栅极与漏极区420之间的正电压偏置将这些热电子中的某些拉到EPROM单元400的浮置栅极上。随着电子被拉到EPROM单元400的浮置栅极上，EPROM单元400的阈值电压、即促使沟道区422传导电流所需的电压增加。如果足够的电子被拉到EPROM单元400的浮置栅极上，则阈值电压增加至在指定阈值电压以上的水平，并且EPROM单元400基本上将电流阻挡在指定阈值电压水平，这将EPROM单元400的逻辑状态从一个逻辑值变成另一逻辑值。因此，经由到EPROM单元400的浮置栅极上的热载流子注入来对EPROM单元400进行编程。
[0104]为了读取或感测EPROM单元400的状态，检测阈值电压和/或使用传感器(未示出)来测量接通电阻。读取或感测EPROM单元400的状态可以通过设定EPROM单元400的控制栅极电压和漏极电压并测量相应电流或通过设定电流并测量控制栅极和/或漏极电压来完成。EPROM单元400的测量接通电阻从未编程状态至已编程状态改变约2倍。
[0105]经由到EPROM单元400的浮置栅极上的热载流子注入来对EPROM单元400进行编程。浮置栅极电荷保持层450防止热载流子或电荷从浮置栅极丢失。电荷保持层450防止在TEOS层442中产生的H+移动离子扩散通过TEOS层442并到金属I层410上，这防止浮置栅极上的热载流子或电子被H+移动离子消除。与图5的EPROM单元200相比且与图6的EPROM单元300相比，这导致更高的可靠性和数据保持。
[0106]图8 —16包括在包括电介质氮化物层452的EPROM单元中、诸如在图7的EPROM单元400中示出电荷保持和/或编程比改善的结果。将这些与EPROM单元相比较,诸如与图5的EPROM单元200和图6的EPROM单元300相比较。电介质氮化物层452防止电荷丢失且提供充分的电荷保持。
[0107]图8是图示出用于电荷保持500的变化性图表的一个示例的图。沿着X轴的是三个不同的过程裂口(process split) 502、504和506。过程裂口 502、504和506中的每一个包括具有电介质氮化物层452的EPROM单元(诸如在EPROM单元400中)和没有电介质氮化物层452的EPROM单元(诸如在EPROM单元300中)。在508处沿着y轴显示电荷保持的百分比。
[0108]过程裂口 502包括在502a处的具有电介质氮化物层452的群组12和在502b处的没有电介质氮化物层452的群组11。在502a处的群组12中，电介质氮化物层452的厚度是1000埃且TEOS层的厚度是4000埃。在502b处的群组11中，TEOS层的厚度是5000埃。其中，在本文中所使用的厚度是图5— 7中的垂直维度。
[0109]在502a处的群组12中，电荷保持的百分比从周I至周10保持在98%水平以上。在502b处的群组11中，电荷保持的百分比在周I中保持在95%水平或以上，但是在周10中下降至95%与小于88%之间。电荷保持的可容许百分比是95%。因此，502a处的具有电介质氮化物层452的群组12中的EPROM单元保持足够的电荷，而502b处的没有电介质氮化物层452的群组11中的EPROM单元未能保持用于适当数据保持的足够电荷。在过程裂口 504和506中重复此模式。
[0110]过程裂口 504包括在504a处的具有电介质氮化物层452的群组14和在504b处的没有电介质氮化物层452的群组13。在504a处的群组14中，电介质氮化物层452的厚度是1000埃且TEOS层的厚度是4000埃。在504b处的群组13中，TEOS层的厚度是5000埃。
[0111]在504a处的群组14中，电荷保持的百分比从周I至周10保持在98%水平以上。在504b处的群组13中，电荷保持的百分比在周I中保持在95%水平以上或略微在其以下，但是在周10中下降至95%与小于88%之间。电荷保持的可容许百分比是95%。因此，504a处的具有电介质氮化物层452的群组14中的EPROM单元保持足够的电荷，而504b处的没有电介质氮化物层452的群组13中的EPROM单元未能保持用于适当数据保持的足够电荷。
[0112]过程裂口 506包括在506a处的具有电介质氮化物层452的群组16和在506b处的没有电介质氮化物层452的群组15。在506a处的群组16中，电介质氮化物层452的厚度是1000埃且TEOS层的厚度是4000埃。在506b处的群组15中，TEOS层的厚度是5000埃。
[0113]在506a处的群组16中，电荷保持的百分比从周I至周10保持在98%水平以上。在5106b处的群组15中，电荷保持的百分比在周I中保持在95%水平以上，但是在周10中下降至约95%和刚好在88%以上之间。电荷保持的可容许百分比是95%。因此，506a处的具有电介质氮化物层452的群组16中的EPROM单元保持足够的电荷，而506b处的没有电介质氮化物层452的群组15中的EPROM单元未能保持用于适当数据保持的足够电荷。
[0114]图9是图示出在EPROM单元中、诸如在EPROM单元400中包括不同厚度的电介质氮化物层452的用于电荷保持520的变化性图表的一个示例的图。沿着X轴的是在522处的晶片5，包括没有电介质氮化物层452的EPROM单元，诸如在EPROM单元300中。并且，沿着X轴的是三个晶片，包括在524处的晶片10、在526处的晶片17以及在528处的晶片24，包括具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。在530处沿着y轴显示电荷保持的百分比。
[0115]在包括没有电介质氮化物层452的EPROM单元的522处的晶片5中，TEOS层的厚度是5000埃。在522处的晶片5中，电荷保持的百分比在周I中在99%和92%之间，并且在周6中下降至95%以上至约84%之间。也称为EPROM电荷丢失目标的电荷保持的可允许百分比是95%。因此，522处的晶片5中的EPROM单元未能从周I至周6保持用于适当数据保持的足够电荷。
[0116]在包括具有电介质氮化物层452的EPROM单元的524处的晶片10中，电介质氮化物层452的厚度是800埃且TEOS层的厚度是4000埃。在524处的晶片10中，电荷保持的百分比在周I中在98%以上且在周6中在97%以上。电荷保持的可容许百分比是95%。因此，524处的晶片10中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0117]在包括具有电介质氮化物层452的EPROM单元的526处的晶片17中，电介质氮化物层452的厚度是1000埃且TEOS层的厚度是4000埃。在526处的晶片17中，电荷保持的百分比主要在98%水平以上。然而，在样本中发现粒子缺陷。
[0118]在包括具有电介质氮化物层452的EPROM单元的528处的晶片24中，电介质氮化物层452的厚度是1200埃且TEOS层的厚度是4000埃。在528处的晶片24中，电荷保持的百分比在周I中在98%以上且在周6中高于约98%。电荷保持的可容许百分比是95%。因此，528处的晶片24中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0119]图10是图不出用于电荷保持540的变化性图表的一个不例的图，其中将如在EPROM单元400中的在金属I层上具有电介质氮化物层452的EPROM单元与在TEOS层上面而不是在TEOS层下面和在金属I层上面具有氮化硅层的EPROM单元相比较。沿着x轴的是在542处的晶片6，包括在金属I层上面具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。并且，沿着X轴的是在544处的晶片13，包括在TEOS层上面具有氮化娃层的EPROM单元。在546处沿着y轴显示电荷保持的百分比。
[0120]在542处的晶片6中，电荷保持的百分比在周I中在99%以上且在周6中在96%以上。电荷保持的可容许百分比是95%。因此，542处的晶片6中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0121]在544处的晶片13中，电荷保持的百分比在周I中在96%以上，但是在周6中下降至98%和92%之间。电荷保持的可容许百分比是95%。因此，544处的晶片13中的EPROM单元未能从周I至周6保持用于适当数据保持的足够电荷。
[0122]图11是图示出用于三个质量批次的用于电荷保持560的变化性图表的一个示例的图。沿着X轴的是所列的三个晶片，包括562处的晶片23、564处的晶片24以及566处的晶片25。562、564和566处的质量批次晶片中的每一个包括在金属I层上面具有电介质氮化物层452的EPROM单元，如在EPROM单元400中。在568处沿着y轴显示电荷保持的百分比。
[0123]在每个晶片中，包括562处的晶片23、564处的晶片24以及566处的晶片25，电荷保持的百分比在周I中在98%处或以上且在周6中在96%处或以上。电荷保持的可容许百分比是95%。因此，每个晶片、包括562处的晶片23、564处的晶片24以及566处的晶片25中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0124]图12是图示出用于六个风险生产批次的用于电荷保持580的变化性图表的一个示例的图。沿着X轴的是所列的六个晶片，包括582处的晶片25、584处的晶片22、586处的晶片24、588处的晶片23、590处的晶片21以及592处的晶片20。582、584、586、588、590和592处的每个风险生产批次晶片包括在金属I层上面具有电介质氮化物层452的EPROM单元，如在EPROM单元400中。在594处沿着y轴显示电荷保持的百分比。
[0125]在每个晶片中，包括582处的晶片25、584处的晶片22、586处的晶片24、588处的晶片23以及590处的晶片21，电荷保持的百分比在周I中在98%处或以上且在周4中在96%处或以上。电荷保持的可容许百分比是95%。因此，每个晶片、包括582处的晶片25、584处的晶片22、586处的晶片24、588处的晶片23以及590处的晶片21中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0126]在592处的晶片20中，电荷保持的百分比主要在98%水平以上。然而，在样本中发现粒子缺陷。
[0127]图13是图示出EPROM编程比数据图表600的一个示例的图。编程比数据图表600将用于EPROM单元、诸如图5的EPROM单元200和用于在金属I层上面具有电介质氮化物层452的EPROM单元(如在图7的EPROM单元400中)的编程比数据进行比较。沿着x轴的是602处的群组1，包括诸如EPROM单元200之类的EPROM单元。并且，沿着x轴的是六个质量群组，包括604处的群组2、606处的群组3、608处的群组4、610处的群组5、612处的群组6以及614处的群组7。群组2— 7中的每一个包括在金属I层上面具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。在616处沿着y轴显示编程比数据。
[0128]在602处的群组I中，其包括诸如图5的EPROM单元200之类的EPROM单元，编程比从周O至周6在1.6与刚好在2.1以上之间。编程比目标是1.6。因此，602处的群组I从周O至周6满足编程比目标，但是非常接近于出故障。
[0129]在604处的群组2、606处的群组3、610处的群组5、612处的群组6以及614处的群组7中，编程比从周O至周6在1.8与2.4之间。编程比目标是1.6，从而这些群组超过编程比目标，并且相比于从周O至周6的602处的群组I中的编程比显示出改善。
[0130]在608处的群组4中，编程比从周O至周6基本上在1.8与2.3之间。然而，在样本中发现粒子缺陷。
[0131]图14是图示出用于电荷保持620的变化性图表的一个示例的图，其中将EPROM单元、诸如图5的EPROM单元200与在金属I层上面具有电介质氮化物层452的EPROM单元(诸如在图7的EPROM单元400中)相比较。沿着x轴的是622处的群组1，包括诸如EPROM单元200之类的EPROM单元。并且，沿着X轴的是六个质量群组，包括624处的群组2、626处的群组3、628处的群组4、630处的群组5、632处的群组6以及634处的群组7。群组2—7中的每一个包括在金属I层上面具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。在636处沿着y轴显示电荷保持的百分比。
[0132]在622处的群组I中，电荷保持的百分比在周I至6中在92%或以上。电荷保持的可允许百分比或电荷丢失目标是95%。因此，622处的群组I中的EPROM单元中的至少某些未能从周I至周6保持用于适当数据保持的足够电荷。
[0133]在包括630处的群组5、632处的群组6以及634处的群组7的每个群组中，电荷保持的百分比在周I中在98%处或以上且在周6中在96%处或以上。电荷保持的可容许百分比是95%。因此，在每个群组(包括630处的群组5、632处的群组6以及634处的群组7)中的EPROM单元从周I至周6保持用于适当数据保持的足够电荷。
[0134]在包括624处的群组2、626处的群组3以及628处的群组4的每个群组中，电荷保持的百分比主要处于98%或以上。然而，在样本中发现粒子缺陷。
[0135]图15是图示出用于风险生产批次的EPROM编程比数据图表640的一个示例的图。编程比数据图表640将用于EPROM单元、诸如图5的EPROM单元200和用于在金属I层上面具有电介质氮化物层452的EPROM单元(如在图7的EPROM单元400中)的编程比数据进行比较。沿着X轴的是642处的群组1，包括诸如EPROM单元200之类的EPROM单元。并且，沿着X轴的是六个风险生产群组，包括644处的群组2、646处的群组3、648处的群组4、650处的群组5、652处的群组6以及654处的群组7。群组2— 7中的每一个包括在金属I层上面具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。在656处沿着y轴显示编程比数据。
[0136]在642处的群组I中，其包括诸如图5的EPROM单元200之类的EPROM单元，编程比从周O至周4在1.6与2.1之间。编程比目标是1.6。因此，642处的群组I从周O至周4满足编程比目标，但是非常接近于出故障。
[0137]在644处的群组2、646处的群组3、650处的群组5以及652处的群组6中，编程比从周O至周4在1.8与2.4之间。在648处的群组4中，编程比从周O至周4在1.7与
2.4之间。编程比目标是1.6，从而这些群组超过编程比目标，并且相比于从周O至周4的642处的群组I中的编程比显示出改善。
[0138]在654处的群组7中，编程比从周O至周4基本上在1.9与2.4之间。然而，在样本中发现粒子缺陷。
[0139]图16是图示出用于六个风险生产批次的用于电荷保持660的变化性图表的一个示例的图。变化性图表660将EPROM单元、诸如图5的EPROM单元200和在金属I层上面具有电介质氮化物层452的EPROM单元(诸如在图7的EPROM单元400中)进行比较。沿着X轴的是662处的群组1，包括诸如EPROM单元200之类的EPROM单元。并且，沿着x轴的是六个风险生产群组，包括664处的群组2、666处的群组3、668处的群组4、670处的群组5,672处的群组6以及674处的群组7。群组2— 7中的每一个包括在金属I层上面具有电介质氮化物层452的EPROM单元，诸如在EPROM单元400中。在676处沿着y轴显示电荷保持的百分比。
[0140]在662处的群组I中，电荷保持的百分比在周I至6中在92%或以上。电荷保持的可允许百分比或电荷丢失目标是95%。因此，662处的群组I中的EPROM单元中的至少某些未能从周I至周6保持用于适当数据保持的足够电荷。
[0141]在每个群组中，包括664处的群组2、666处的群组3、668处的群组4、670处的群组5以及672处的群组6，电荷保持的百分比在周I中在98%处或以上且在周4中在96%处或以上。电荷保持的可容许百分比是95%。因此，这些群组中的每一个中的EPROM单元从周I至周4保持用于适当数据保持的足够电荷。
[0142]在674处的群组7中，电荷保持的百分比主要处于98%或以上。然而，在样本中发现粒子缺陷。
[0143]图17 — 25是图示出制造EPROM单元700的方法的一个示例的图，EPROM单元700类似于图7的EPROM单元400。在NMOS过程中制造EPROM单元700。在一个示例中，EPROM单元700类似于图1的EPROM单元40。在一个示例中，在喷墨式打印头中包括EPROM单元700。在一个示例中，在喷墨式控制芯片中包括EPROM单元700。在一个示例中，在喷墨式打印头管芯中包括EPROM单元700。
[0144]图17是图示出半导体基板702的一个示例的图，其包括N+源极区704、N+漏极区706以及位于源极区704与漏极区706之间的p沟道区708。在LDD过程中制造源极区704和漏极区706中的每一个。P0CL3提供用于创建N+源极区704和N+漏极区706的N+掺杂齐U。LDD过程提供并未如源极区216被扩散或植入在半导体基板202中(在图5中示出)那样深深地扩散或植入在半导体基板702中的源极区704。并且，LDD过程提供并未如漏极区218被扩散或植入在半导体基板202中(在图5中示出)那样深深地扩散或植入在半导体基板702中的漏极区706。
[0145]源极区704包括顶面710、底部712和在顶面710与底部712之间的侧部714。漏极区706包括顶面716、底部718以及在顶面716与底部718之间的侧部720。沟道区708位于源极区704的侧部714与漏极区706的侧部720之间。在一个示例中，沟道区708在漏极区706的侧部720周围围绕漏极区706。在一个示例中，源极区704的侧部714围绕沟道区708。在一个示例中，沟道区708包括在漏极区706周围的闭合曲线结构，其中，曲线被定义为类似于线的对象，但不要求是笔直的，其要求线是曲线的特殊情况，即具有零曲率的曲线。并且，将闭合曲线定义为结合在一起且不具有端点的曲线。
[0146]沟道区708具有有效沟道长度Leff4。在一个示例中，有效沟道长度Leff4与图5的EPROM单元200的有效沟道长度Leffl相同。在一个示例中，Leff4是I一1.2微米。
[0147]图18是图示出设置在基板702上的栅极电介质层722和多晶硅层724的一个示例的图。栅极电介质层722被设置在且形成于基板702上，并且多晶硅层724被设置在且形成于栅极电介质层722上。在一个不例中，多晶娃层724的长度Lps4与栅极电介质层722的长度Lgd4相同。在一个示例中，栅极电介质层722是栅极氧化物层。在一个示例中，栅极电介质层722是Si02。
[0148]栅极电介质层722在0L41处与源极区704重叠且栅极电介质层722在0L42处与漏极区706重叠。有效沟道长度Leff4比0L41处的源极区704的重叠长两倍或更多倍。并且，有效沟道长度Leff4比0L42处的漏极区706的重叠长两倍或更多倍。在一个示例中，0L41是0.4微米且0L42是0.4微米。在一个示例中，栅极电介质层722的长度Lgd4在从
1.8微米至2.0微米范围内。
[0149]EPROM单元700小于图5的EPROM单元200且EPROM单元700在半导体管芯上占据比EPROM单元200更小的面积。栅极电介质层722的长度Lgd4小于栅极电介质层204(在图5中示出)的长度Lgdl。这归因于0L41处的源极区704的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半且0L42处的漏极区706的重叠小于0L12处的漏极区218的重叠的一半。使用EPROM单元700而不是EPROM单元200增加半导体管芯上的EPROM单元的封装密度并降低半导体管芯上的EPROM的每比特的成本。在一个示例中，有效沟道长度Leff4与图2的EPROM单元200的有效沟道长度Lefll相同或大约相同，并且，0L41处的源极区704的重叠小于OLll处的源极区216的重叠(在图5中示出)的一半，且0L42处的漏极区706的重叠小于0L12处的漏极区218的重叠的一半。
[0150]图19是图示出设置在多晶硅层724上的浮置栅极电介质层726的一个示例的图。浮置栅极电介质层726包括USG层728和BPSG层730。沿着栅极电介质层722和多晶硅层724的两侧设置隔离物732。USG层728在大气压力化学汽相沉积过程中被设置在多晶硅层724上和隔离物732上和半导体基板702上。在约820摄氏度下在USG层728上面设置BPSG层730。针对金属I层736，在包括USG层728和BPSG层730的浮置栅极电介质层726中制成734处的断口或孔。
[0151]USG层728的大气压力化学汽相沉积过程比SDReox层234的低压化学汽相沉积更加成本有效，这与图5的EPROM单元200相比降低了 EPROM单元700的成本。在820摄氏度下设置BPSG层730，而不是在1000摄氏度下设置PSG层236，与图5的EPROM单元200相比，提供了对N+源极区704和N+漏极区706的深度的更好控制，对有效沟道长度Leff4的更好控制，以及对源极区704和漏极区706与栅极电介质层722的重叠的更好控制。
[0152]图20是图示出设置在浮置栅极电介质层726上的金属I层736的一个示例的图。金属I层736是设置在BPSG层730上面的AlCuSi层736。金属I层210 (在图5中示出)的TaAl层238不在EPROM单元700中，这与图5的EPROM单元200相比降低了 EPROM单元700的成本。
[0153]EPROM单元700的浮置栅极包括被连接到金属I层736的多晶硅层724。浮置栅极电介质层726中的734处的断口或孔允许将AlCuSi层736电耦合到多晶硅层724。浮置栅极通过栅极电介质层722与基板702分离。
[0154]图21是图示出设置在金属I层736上的浮置栅极电荷保持层738的一个示例的图。电荷保持层738是氮化硅层738。在一个示例中，氮化硅层738是SiN。在一个示例中，氮化硅层738是Si3N4。在一个示例中，氮化硅层738具有在7 — 7.5范围内的介电常数。在一个示例中，氮化硅层738的厚度是1000埃。
[0155]图22是图示出设置在氮化硅层738上的控制栅极电介质层740的一个示例的图。控制栅极电介质层740是TEOS层740。在氮化硅层738上面设置TEOS层740可以在较低温度下完成，并且比在金属I层210上面设置Si3N4和SiC层242 (在图5中示出)更为廉价。这与图5的EPROM单元200相比降低了 EPROM单元700的成本，并且与图5的EPROM单元200相比，提供了对N+源极区704和N+漏极区706的深度的更好控制，对有效沟道长度Leff4的更好控制，以及对源极区704和漏极区706与栅极电介质层720的重叠的更好控制。在一个示例中，TEOS层740具有约4.2的介电常数。在一个示例中，TEOS层740的厚度为4000埃。
[0156]电荷保持层738防止在TEOS层740中产生的H+移动离子扩散通过TEOS层740并且到金属I层736上。这防止浮置栅极上的热载流子或电子被H+移动离子消除，并且与图5的EPROM单元200相比和与图6的EPROM单元300相比导致更高的可靠性和更高的数据保持。
[0157]图23是图示出设置在控制栅极电介质层740上的金属2层742的一个示例的图。金属2层742包括设置在TEOS层740上面的TaAl层744和设置在TaAl层744上面的AlCu层746。金属2层742不包括金层，诸如Au层246，这与图5的EPROM单元200相比降低了EPROM单元700的成本。金属I层736和金属2层742提供寻址线，诸如行线和列线，以及EPROM单元700中的其他连接。
[0158]图24是图示出设置在金属2层742上的顶部电介质层748的一个示例的图。顶部电介质层748是设置在AlCu层746上面的Si3N4和SiC层748。顶部电介质层316保护EPROM单元700免于退化，诸如氧化、粒子污染以及其他环境退化。在一个示例中，Si3N4和SiC层748具有约6.8的介电常数。
[0159]图25是图示出设置在Si3N4和SiC层748上面的聚合物层750的一个示例的图。Si3N4和SiC层748提供到聚合物层750比到Au层246 (在图5中示出)的更好粘附，这相比于EPROM单元200改善了 EPROM单元700的可靠性，并且打开了流体喷射系统中的更具腐蚀性流体的使用，诸如更具腐蚀性的墨。
[0160]虽然在本文中图示出并描述了特定实施例，但本领域的技术人员将认识到的是，在不脱离本发明的范围的情况下可用多种替换和/或等效实施方式来替换所示和所述的特定实施例。本申请意图涵盖在本文中所讨论的特定实施例的任何修改或变型。因此，意图在于仅仅由权利要求及其等价物来限制本发明。
【权利要求】
1.一种存储器单元，包括: 基板，包括位于漏极区与源极区之间的沟道区； 第一电介质层，位于所述沟道区上面； 浮置栅极，通过所述第一电介质层而被电容耦合到所述沟道区； 第二电介质层，位于所述浮置栅极上面；以及 控制栅极，通过所述第二电介质层而被电容耦合到所述浮置栅极，其中，电介质氮化物层位于所述浮置栅极与所述第二电介质层之间以防止从所述浮置栅极到所述第二电介质层的电荷丢失。
2.如权利要求1所述的存储器单元，其中，所述浮置栅极包括位于所述第一电介质层上的多晶硅层和连接到所述多晶硅层的金属层，并且所述电介质氮化物层位于所述金属层与所述第二电介质层之间。
3.如权利要求2所述的存储器单元，其中，所述金属层包括铝铜硅且所述第二电介质层包括TEOS。
4.如权利要求2所述的存储器单元，包括: 第三电介质层，位于所述多晶硅层与所述金属层之间，其中，所述第三电介质层包括未惨杂娃玻璃层和砸憐娃玻璃层。
5.如权利要求1所述的存储器单元，其中，所述控制栅极包括铝铜层。
6.如权利要求1所述的存储器单元，包括: 第三电介质层，位于所述控制栅极上面，其中，所述第三电介质层包括氮化硅和碳化硅以保护所述存储器单元免于退化并提供到聚合物层的粘附。
7.一种存储器单元，包括: 控制栅极，包括铝铜层； 第一电介质层，位于所述控制栅极下面； 浮置栅极，通过所述第一电介质层而被电容耦合到所述控制栅极； 第二电介质层，位于所述浮置栅极下面；以及 基板，包括通过所述第二电介质层被电容耦合到所述浮置栅极且位于低掺杂漏极区和低掺杂源极区之间的沟道区，其中，所述低掺杂漏极区与所述第二电介质层重叠第一距离且所述低掺杂源极区与所述第二电介质层重叠第二距离，使得所述低掺杂漏极区与所述低掺杂源极区之间的所述沟道区的有效长度大于或等于所述第一距离和所述第二距离之和。
8.如权利要求7所述的存储器单元，其中，所述第一电介质层包括TEOS且所述浮置栅极包括位于所述第二电介质层上面的多晶硅层和被连接到所述多晶硅层的金属层。
9.如权利要求8所述的存储器单元，包括: 第三电介质层，包括位于所述多晶硅层与所述金属层之间的硼磷硅玻璃层。
10.如权利要求7所述的存储器单元，包括位于所述浮置栅极与所述第一电介质层之间的电介质氮化物层以防止从所述浮置栅极到所述第一电介质层的电荷丢失。
11.如权利要求7所述的存储器单元，包括: 第三电介质层，位于所述控制栅极上面，其中，所述第三电介质层包括氮化硅和碳化硅以保护所述存储器单元免于退化并提供到聚合物层的粘附。
12.一种制造存储器单元的方法，包括: 提供基板，所述基板包括位于漏极区与源极区之间的沟道区； 在所述沟道区上面设置第一电介质层； 在所述第一电介质层上面设置浮置栅极以通过所述第一电介质层将所述浮置栅极电容耦合到所述沟道区； 在所述浮置栅极上面设置电介质氮化物层； 在所述电介质氮化物层上面设置第二电介质层，使得所述电介质氮化物层防止从所述浮置栅极到所述第二电介质层的电荷丢失；以及 在所述第二电介质层上面设置控制栅极以通过所述第二电介质层和所述电介质氮化物层将所述控制栅极电容耦合到所述浮置栅极。
13.如权利要求12所述的方法，其中，设置浮置栅极包括: 在所述第一电介质层上面设置多晶硅层；以及 将金属层连接到所述多晶硅层，其中，设置电介质氮化物层包括在所述金属层上面和在所述金属层与所述第二电介质层之间设置所述电介质氮化物层。
14.如权利要求13所述的方法，其中，所述第二电介质层包括TEOS，且设置电介质氮化物层包括在所述金属层上面和在所述金属层与所述TEOS之间设置所述电介质氮化物层。
15.如权利要求12所述的方法，其中，所述控制栅极包括金属层，且所述方法包括: 在所述金属层上面设置第三电介质层，其中，所述第三电介质层包括氮化硅和碳化硅以保护所述存储器单元免于退化并提供到聚合物层的粘附。
【文档编号】H01L21/8247GK104247017SQ201280072831
【公开日】2014年12月24日 申请日期:2012年10月31日 优先权日:2012年10月31日
【发明者】何 C-S., 维拉维勒兹 R., P. 曹 X. 申请人:惠普发展公司，有限责任合伙企业