半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件及其制造方法，所述半导体器件包括：衬底，所述衬底包括单元区和外围电路区；掩埋栅，所述掩埋栅形成在单元区的衬底中；位线，所述位线形成在掩埋栅之间的单元区之上，并且包括第一阻挡层；以及栅，所述栅形成在外围电路区之上，并且包括第二阻挡层和第三阻挡层。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月31日提交的申请号为10-2012-0096386的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及半导体器件的制造技术，更具体而言，涉及具有掩埋栅的半导体器件及其制造方法。
【背景技术】
[0004]由于半导体制造工艺在微小尺度中执行，所以难以保持和实现各种元件特性和工艺。具体地，在40nm或更小的情况下，在形成栅结构、位线结构、接触结构等方面存在限制。即使形成了这些结构，也难以保证期望的器件特性。在这点上，近来，已经提出了通过将栅掩埋在衬底中而形成的掩埋栅(BG)。由于整个栅结构掩埋在衬底中，所以可以容易地保证沟道长度和宽度，并且与平面栅或凹面栅相比可以减小栅与位线之间产生的寄生电容。
[0005]此外，在具有单元区和外围电路区的半导体器件中，由于掩埋栅形成在单元区中，所以因为形成在外围电路区中的外围栅的高度而在单元区和外围电路区之间产生了台阶部分。为了有效地利用这样的台阶部分，已经提出了同时形成外围电路区的外围栅和单元区的位线的栅位线(GBL)工艺。
[0006]然而，在根据现有技术的GBL工艺中，由于同时形成单元区的位线和外围电路区的外围栅，所以形成了具有与外围栅的高度相对应的大的高度的位线，导致单元区中的位线之间的寄生电容增加。因此，位线感测余量减小。

【发明内容】

[0007]本发明的示例性实施例针对一种能够增加位线感测余量的半导体器件及其制造方法。
[0008]根据本发明的一个实施例，一种半导体器件包括:衬底，所述衬底包括单元区和外围电路区；掩埋栅，所述掩埋栅形成在单元区的衬底中；位线，所述位线形成在掩埋栅之间的单元区之上，并且包括第一阻挡层；以及栅，所述栅形成在外围电路区之上，并且包括第二阻挡层和第三阻挡层。
[0009]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在衬底中形成单元区和外围电路区；在包括单元区和外围电路区的衬底之上形成第一导电层；在第一导电层之上形成第一阻挡层；刻蚀第一阻挡层和第一导电层以在单元区中形成位线接触插塞；在单元区和外围电路区之上形成第二阻挡层；在第二阻挡层之上形成第二导电层；以及刻蚀第二阻挡层、第二导电层以在单元区上形成位线，并且刻蚀第一阻挡层、第二阻挡层以及第二导电层以在外围电路区中形成栅。
[0010]根据本发明的技术，允许形成在单元区的位线上的阻挡层的层叠结构与形成在外围电路区的外围栅上的阻挡层的层叠结构彼此不同，以提供高度比外围栅的高度更低的位线，使得可以减小位线之间的寄生电容。因此，位线感测余量可以增加。
【专利附图】

【附图说明】
[0011]图1A是说明根据本发明的一个实施例的半导体器件的截面图。
[0012]图1B是说明根据本发明的一个实施例的半导体器件的一个修改实例的截面图。
[0013]图2A至图21是说明根据本发明的一个实施例的制造半导体器件的方法的示图。
[0014]图3是说明根据本发明的一个实施例的半导体器件的位线寄生电容的图。
【具体实施方式】
[0015]以下将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
[0016]附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思；而“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下“在某物之上”(即，直接在某物上)的意思。
[0017]本发明的实施例 提供了一种能够通过减小位线之间的寄生电容(由于在包括形成在单元区中的掩埋栅的半导体器件中同时形成单元区的位线和外围电路区的外围栅而引起的)来增加位线感测余量的半导体器件及其制造方法。为此，在本发明的实施例中，可以利用栅位线(GBL)工艺同时形成单元区的位线和外围电路区的外围栅，并且形成在位线上的阻挡层的层叠结构可以与形成在外围栅上的阻挡层的层叠结构不同，使得位线的高度与外围栅相比降低。因此，可以减小位线之间的寄生电容。
[0018]图1A是说明根据本发明的一个实施例的半导体器件的截面图，图1B是说明对本发明的上述实施例的修改的截面图。
[0019]如图1A和图1B所示，衬底101包括单元区和外围电路区，有源区通过形成在衬底101中的隔离层102而在单元区和外围电路区中形成。衬底101可以包括硅衬底，并且隔离层102可以包括浅沟槽隔离(STI)。
[0020]单元区的衬底101形成有多个掩埋栅。掩埋栅可以包括:沟槽103，所述沟槽103形成在衬底101中；栅电介质层(未示出)，所述栅电介质层形成在沟槽103的表面上；栅电极104，所述栅电极104用于部分地填充栅电介质层上的沟槽103 ;以及覆盖层105，所述覆盖层105用于填充栅电极104上的沟槽103。沟槽103可以包括同时跨过隔离层102和有源区的线图案，并且形成在隔离层102中的沟槽103的深度可以与形成在有源区中的沟槽103的深度大体相等或更深。在后者的情况下，由于在沟槽103之下的有源区具有销形结构，所以可以有效地控制栅。
[0021]在包括掩埋栅的单元区的衬底101上，形成有层间电介质层106和位线控制插塞108，位线控制插塞108通过穿通层间电介质层106而与掩埋栅之间的衬底101接触。位线控制插塞108可以具有将导电材料填充在形成于层间电介质层106中的接触孔107中的结构(参见图1B)，或可以具有将绝缘材料(例如，位线间隔件112)插入在接触孔107的侧壁与位线控制插塞108的侧壁之间的结构(参见图1A)。
[0022]层间电介质层106可以包括单层，所述单层包括氧化物层、氮化物层、以及氮氧化物层，或层间电介质层106可以包括这些层的叠层。位线控制插塞108可以包括含硅层。含硅层可以包括用于改善导电性的杂质。例如，含硅层可以包括多晶硅层。
[0023]在包括位线控制插塞108的层间电介质层106上，形成有位线BL。位线BL可以包括:第一阻挡层109，所述第一阻挡层109形成在位线控制插塞108上；位线电极110，所述位线电极110在第一阻挡层109上；以及第一硬掩模层111，所述第一硬掩模层111在位线电极110上。位线电极110可以包括为低电阻材料的金属性层，第一硬掩模层111可以包括绝缘层。例如，位线电极110可以包括钨层(W)，第一硬掩模层111可以包括氮化物层。
[0024]第一阻挡层109可以包括层叠了不同材料的叠层。具体地，第一阻挡层109可以包括如下叠层，其中顺序地层叠了含有第一材料的层(“第一层”)、第一层上的含有第二材料的层(“第二层”)、以及第二层上的含有第三材料的层(“第三层”)，其中，第一层可以改善与位线控制插塞108的接触电阻，第二层可以防止位线控制插塞108与位线电极110之间的相互扩散，第三层可以增加位线电极110的晶粒尺寸以减小位线电极110的电阻。
[0025]第一层可以包括能够通过与包括含硅层的位线控制插塞108反应来形成欧姆接触(例如，金属硅化物)的材料。例如，第一层可以包括钛层(Ti)。
[0026]第二层可以包括能够形成扩散阻挡层的材料，所述扩散阻挡层用于大体防止位线控制插塞108与位线电极110之间的相互扩散。例如，第二层可以包括氮化钨层(WN)。关于氮化钨层，在工艺期间的第一材料层(即，钛层)与氮化钨层的氮反应，以在氮化钨层的界面上形成氮化钛层，氮化钛层可以执行用于大体防止位线控制插塞108与位线电极110之间的相互扩散的扩散阻挡层的作用。
[0027]第三层可以包括能够增加包括钨层的位线电极110的晶粒尺寸以减小位线电极110的电阻的材料。例如，第三层可以包括鹤娃氮化物层(WSiN, tungsten siliconnitride)。钨硅氮化物层具有非晶状态，并且用作一种增加钨层的晶粒尺寸的用于钨层的晶种(seed)。随着钨层的晶粒尺寸增加，钨层的电阻减小。
[0028]形成在位线电极110上的第一硬掩模层111可以包括能够在工艺期间大体防止在位线电极110和第一硬掩模层111之间形成绝缘材料的绝缘层。例如，形成在包括钨层的位线电极Iio上的第一硬掩模层111可以包括利用炉以低压形成的低压氮化物层(LP氮化物)。此时，压力是0.25托。
[0029]外围电路区的衬底上形成有外围栅PG。外围栅PG可以包括顺序地层叠了栅电介质层113、第一栅电极114、第二阻挡层115、第三阻挡层116、第二栅电极117以及第二硬掩模层118的层叠结构。
[0030]第一栅电极114、第二栅电极117以及第二硬掩模层118可以分别包括与单元区的位线控制插塞108、位线电极110以及第一硬掩模层111大体相同的材料。这是因为它们是经由GBL工艺同时形成的。因此，第一栅电极114可以包括含硅层，其中，含硅层可以包括掺入杂质的含硅层。具体地，对于第一栅电极114的掺杂，要掺入的杂质的导电类型是基于外围栅PG的导电类型来确定的。例如，当外围栅PG具有P型沟道时,第一栅电极114可以包括掺入P型杂质的含硅层。第二栅电极117可以包括金属性层，例如钨层。第二硬掩模层118可以包括绝缘层，例如，在炉内形成的低压氮化物层。
[0031]第二阻挡层115和第三阻挡层116可以具有与第一阻挡层109大体相同的结构。即，第二阻挡层115和第三阻挡层116可以包括顺序地层叠了第一层、第二层以及第三层的叠层，这与第一阻挡层109相似。具体地，第二阻挡层115和第三阻挡层116可以包括顺序地层叠了钛层、氮化钨层以及钨硅氮化物层的叠层。
[0032]第二阻挡层115的厚度可以比第三阻挡层116的厚度大，第三阻挡层116可以具有与单元区的第一阻挡层109大体相同的厚度。即，外围栅PG的高度可以具有比位线BL的高度大第二阻挡层115的厚度。
[0033]单元区的位线BL形成在位线间隔件112的侧壁之间，外围电路区的外围栅PG形成在外围间隔件119的侧壁之间。位线间隔件112和外围栅间隔件119可以包括绝缘层。例如，位线间隔件112和外围栅间隔件119可以包括单层，所述单层包括氧化物层、氮化物层、或氮氧化物层，或者位线间隔件112和外围栅间隔件119可以包括这些层的叠层。形成在位线BL的两个侧壁上的位线间隔件112的厚度可以与形成在外围栅PG的两个侧壁上的外围栅间隔件119的厚度大体相等或不同。
[0034]在具有上述结构的半导体器件中，第一阻挡层109形成在单元区中，第二阻挡层115和第三阻挡层116层叠在外围电路区中。因此，在大体保持外围电路区的外围栅PG的特性的同时，可以降低单元区的位线BL的高度，并且可以减小单元区的位线BL的寄生电容。因此,可以增加位线感测余量。
[0035]图2A至图21是说明制造具有如图1A所示的结构的半导体器件的步骤的截面图。
[0036]如图2A所示，在具有单元区和外围电路区的衬底21中形成隔离层22。这里，隔离层22与图1A中所示的隔离层102相同。因而，在单元区和外围电路区中限定有源区。可以利用浅沟槽隔离(STI)工艺来形成隔离层22。
[0037]在单元区的衬底21中形成多个沟槽23A和23B。用于形成沟槽23A和23B的刻蚀工艺可以包括各向异性刻蚀。可以将沟槽23A和23B形成为同时跨过有源区和隔离层22的线图案。此时，形成在有源区中的沟槽23B和形成在隔离层22中的沟槽23A可以具有大体相同的深度，或者形成在隔离层22中的沟槽23A可以具有比形成在有源区中的沟槽23B更大的深度。
[0038]在沟槽23A和23B的表面上形成栅电介质层(未示出)。栅电介质层可以由氧化物层形成，其中，可以利用热氧化或自由基氧化来形成氧化物层。
[0039]在包括衬底21的所得结构上形成栅导电层以填充沟槽23A和23B，然后顺序地执行平坦化和回刻蚀以形成部分地填充沟槽23A和23B的多个栅电极24。可以利用化学机械抛光(CMP )来执行平坦化。
[0040]将绝缘材料沉积在包括衬底21的所得结构上以填充沟槽23A和23B，然后执行平坦化以在填充沟槽23A和23B的栅电极上形成覆盖层25。覆盖层25可以由绝缘层形成。可替选地，覆盖层25可以填充沟槽23A和23B并且同时覆盖包括衬底21的所得结构。
[0041]因此，可以形成包括沟槽23A或23B、栅电介质层(未示出)、栅电极24以及覆盖层25的掩埋栅。
[0042]在包括衬底21的所得结构上形成层间电介质层26。层间电介质层26可以由单层形成，所述单层包括氧化物层、氮化物层、或氮氧化物层，或者层间电介质层26可以由这些
层的叠层形成。
[0043]在层间电介质层26上形成外围开放掩模(未不出),并且利用所述外围开放掩模来刻蚀层间电介质层26，使得暴露出外围电路区的衬底21。
[0044]如图2B所示，在外围电路区的衬底21上形成栅电介质层27。栅电介质层27可以包括氧化硅层、氮氧化硅层或高k材料。当栅电介质层27包括高k材料时，还可以在衬底21与栅电介质层27之间形成界面层。界面层可以包括氧化硅层或氮氧化硅层。高k材料具有比氧化硅SiO2的介电常数(大约3.9)更大的介电常数。
[0045]选择性地刻蚀单元区的层间电介质层26，以形成暴露出掩埋栅之间的衬底21的位线接触孔28。
[0046]如图2C所示，在包括衬底21的所得结构上形成第一导电层29以填充单元区的位线接触孔28，并且也在外围电路区的栅电介质层27上形成第一导电层29。第一导电层29可以包括含娃层。例如，第一导电层29可以包括多晶娃层。
[0047]单元区和外围电路区的第一导电层29可以由未掺杂的层或掺入杂质的层形成。
[0048]如图2D所示，在第一导电层29上形成第一阻挡层30。第一阻挡层30可以具有层叠了不同材料层的叠层。例如，可以通过顺序地层叠钛层(Ti)、氮化钨层(WN)以及钨硅氮化物层(WSiN)来形成第一阻挡层30。例如，钛层可以具有大约32A的厚度，氮化钨层可以具有大约60 A的厚度，钨硅氮化物层可以具有大约40 A的厚度。第一阻挡层30可以经由物理气相沉积(PVD)来形成。
[0049]如图2E所示，在外围电路区的第一阻挡层30上形成单元开放掩模31。利用单元开放掩模31来去除单元区的第一阻挡层30。因此，第一阻挡层30A仅形成在外围电路区上，使得可以保证要形成在外围电路区上的外围栅PG的特性。此外，去除单元区的第一阻挡层30是为了减小后续位线BL的高度，使得可以减小寄生电容。因此，可以增加位线感测余量。这里，图2E的第一阻挡层30A与图1A的第二阻挡层115相对应。
[0050]利用单兀开放掩模31来刻蚀第一导电层29。此时,刻蚀第一导电层29直到暴露出层间电介质层26的表面。因此，形成初步位线接触插塞29A，其包括填充在位线接触孔28中的第一导电层29。
[0051]此外，可以不刻蚀单元区的第一导电层29。然而，由于单元区的后续位线的高度因为第一导电层29而增加，所以寄生电容增加，导致位线感测余量减小。在这点上，为了减小寄生电容，可以刻蚀第一导电层29。
[0052]如图2F所示，在包括衬底21的所得结构上形成第二阻挡层32。第二阻挡层32可以由层叠了不同材料层的叠层形成，并且可以具有与第一阻挡层30A大体相同的结构。此时，为了大体防止要形成在单元区上的位线的高度增加，第二阻挡层32可以具有比第一阻挡层30A更小的厚度。例如，可以通过层叠钛层(Ti)、氮化钨层(WN)以及钨硅氮化物层(WSiN)而在包括衬底21的所得结构上形成第二阻挡层32，其中，钛层可以具有大约25 A的厚度，氮化钨层可以具有大约20 A的厚度，钨硅氮化物层可以具有大约20 A的厚度。第二阻挡层32可以经由物理气相沉积(PVD)来形成。这里，图2F的第二阻挡层32与图1A的第一阻挡层109和第三阻挡层116相对应。
[0053]在下文中，将描述单元区的第二阻挡层32。钛层可以与单元区的初步位线接触插塞29A反应，以在初步位线接触插塞29A与钛层之间进一步形成钛硅层TiSix，并且形成欧姆接触。氮化钨层可以在热处理中在初步位线接触插塞29A与钛层之间溶解，并且可以与剩余的钛层反应以在氮化钨层与钛层之间进一步形成氮化钛层TiN。此时，氮化钛层可以用作阻挡层。钨硅氮化物层是非晶层，并且会增加要形成在氮化钛层上的后续钨层的晶粒尺寸以减小后续钨层的表面电阻(Rs)。第二阻挡层32的上述反应可以以相同的方式应用于外围电路区。
[0054]如图2G所示，在第二阻挡层32上形成第二导电层33。
[0055]可以利用电阻比第一导电层29更低的材料来形成第二导电层33，以减小单元区的后续位线和外围电路区的后续外围栅的总电阻。在这点上，第二导电层33可以由金属性层形成。金属性层可以包括金属层、金属氧化物层、金属氮化物层等。例如，第二导电层33可以包括钨层。第二导电层33可以具有大约210 A的厚度。为了获得半导体器件中所需的电阻特性，需要大约210 \的厚度或更大的厚度。然而，在本发明的实施例中，由于第二阻挡层32中包括的钨硅氮化物层增加了钨层的晶粒尺寸以减小表面电阻，所以可以降低第二导电层33的高度。以这种方式，第二导电层33的高度降低，使得位线的寄生电容可以减小。这也可以增加位线感测余量。
[0056]在第二导电层33上形成硬掩模层34。硬掩模层34可以包括绝缘层。例如，硬掩模层34可以具有单层，所述单层包括氧化物层、氮化物层、氮氧化物层、或含碳层，或者硬掩模层34可以具有这些层的叠层。例如，硬掩模层34可以具有氮化物层，例如，氮化硅层。
[0057]为了补偿由于单元区的位线(要经由后续工艺形成的)的高度的减小而引起电阻的增加，可以在形成硬掩模层34时大体防止在包括第二导电层33的所得结构上形成绝缘材料。具体地，当硬掩模层34具有氮化物层时，由于在硬掩模层34与第二导电层33之间的界面处发生反应，所以第二导电层33被消耗以形成绝缘材料，使得第二导电层33的厚度减小。当第二导电层33减小时，第二导电层33的体积减小，导致电阻增加。在这点上，为了大体防止第二导电层33的厚度减小，硬掩模层34可以包括利用炉的低压氮化物层。
[0058]例如，当第二导电层33由钨层形成并且硬掩模层34由氮化硅层形成时，可以将硬掩模层34形成为利用炉的低压氮化物层。通常，可以多次重复地执行如下单位循环，所述单位循环包括:1)将衬底装载在腔室中，2)通过将净化气体注入到腔室中以及将净化气体排出到外部来执行清洁工艺，以及3)将反应气体注入到腔室中以沉积氮化物层。然而，在本发明的实施例中，为了大体防止绝缘材料形成在第二导电层33与硬掩模层34之间，将若干个清洁步骤和沉积步骤设定为单位循环，并且多次重复单位循环。
[0059]更详细地，单位循环包括:1)将衬底装载在腔室中，2)通过将净化气体注入到腔室中以及将净化气体排出到外部来多次重复地执行清洁工艺，以及3)重复地执行将反应气体注入到腔室内中以沉积氮化物层从而形成低压氮化物层。此时，在沉积氮化物层之前，若干次地执行净化气体的注入以清洁腔室的内部，使得可以大体防止在第二导电层33和硬掩模层34之间形成绝缘材料。因此，表面电阻(Rs)减小。可以利用氮气来执行净化气体的注入，并且可以利用范围在大约5500sccm至6500sccm的氮气量。可以利用氨气和二氯甲硅烷(DCS ;SiH2Cl2)来执行氮化物层的沉积，可以利用范围在大约IOOOsccm至HOOsccm的氨气的量，并且可以利用范围在大约IOOsccm至140sccm的DCS气的量。此时，压力低于
0.25托。当在低于0.25托的压力下执行工艺时，沉积特性(诸如台阶覆盖)可能恶化。当在高于0.25托的压力下执行工艺时，由于沉积速率减小，所以生产率可能降低。可以在范围大约在710° C至730° C的温度执行形成硬掩模层34的工艺。
[0060]通过如上所述的这一系列工艺，形成了包括单元区的初步位线接触插塞29A、第二阻挡层32、第二导电层33以及硬掩模层34的位线层叠。此外，形成了包括外围电路区的栅电介质层27、第一导电层29、第一阻挡层30、第二阻挡层32、第二导电层33以及硬掩模层34的外围棚层置。
[0061]如图2H所示，在硬掩模层34上形成第二掩模图案(未示出)。可以利用光致抗蚀剂层来形成第二硬掩模图案。
[0062]利用第二掩模图案作为刻蚀掩模来同时执行单元区的位线的图案化和外围电路区的外围栅的图案化。例如，顺序地刻蚀单元区的硬掩模层34、第二导电层33以及第二阻挡层32以形成硬掩模层34A、第二导电层33A以及第二阻挡层32A。同时，刻蚀外围电路区的硬掩模层34、第二导电层33、第二阻挡层32以及第一阻挡层30以形成硬掩模层34B、第二导电层33B、第二阻挡层32B以及第一阻挡层30B。
[0063]如图21所示，利用第二掩模图案(未示出)作为刻蚀掩模来同时刻蚀单元区的初步位线接触插塞29A和外围电路区的第一导电层29，从而形成单元区的位线接触插塞29B，并且在外围电路区中形成第一栅电极29C。
[0064]在单元区中形成位线接触插塞29B，结果形成了层叠位线接触插塞29B、第二阻挡层32A、第二导电层33A以及硬掩模层34A的位线BL。在外围电路区中形成第一栅电极29C，结果形成了在栅电介质层27上层叠了第一栅电极29C、第一阻挡层30B、第二阻挡层32B以及第二栅电极33B的外围栅PG。
[0065]然后，去除第二掩模图案。此外，可以在单元区的位线BL和位线接触插塞29A的侧壁上形成位线间隔件35A。同时，可以在外围栅PG的两个侧壁上形成外围栅间隔件35B。
[0066]此外，可以在形成外围栅间隔件35B之前形成低浓度源极/漏极区，或可以在形成外围栅间隔件35B之后形成高浓度源极/漏极区。
[0067]在本发明的实施例中，描述了 GBL刻蚀工艺。在GBL刻蚀工艺中，同时形成单元区的位线BL和外围电路区的外围栅间隔件35B。单元区的位线BL可以具有内GBL (IGBL)结构。在IGBL结构中，将位线接触插塞29B的线宽形成为与位线BL的线宽大体相等。然而，位线接触插塞29B的线宽和位线BL的线宽比位线接触孔28的线宽小。因此，可以保证与后续存储节点接触(SNC)的覆盖余量。
[0068]图3是说明根据本发明的实施例的半导体器件的位线寄生电容的曲线图。
[0069]如图3所示，部分“A”表示当位线的阻挡层和外围栅的阻挡层同时形成时(S卩，位线的高度和外围栅的高度彼此大体相等)的图，而部分“B”表示根据本发明的实施例的当形成在位线上的阻挡层与形成在外围栅上的阻挡层具有不同的结构时(即，位线的高度比外围栅的高度低)的图。
[0070]参见部分“B”，与部分“A”相比较，当位线的高度比外围栅的高度低时，位线寄生电容的值可以根据图而减小。因此，位线的高度可以根据本发明的实施例而减小，使得寄生电容可以减小，并且位线感测余量可以增加。
[0071]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
【权利要求】
1.一种半导体器件，包括: 衬底，所述衬底包括单元区和外围电路区； 掩埋栅，所述掩埋栅形成在所述单元区的衬底中； 位线，所述位线形成在所述掩埋栅之间的单元区之上，并且包括第一阻挡层；以及 栅，所述栅形成在所述外围电路区之上，并且包括第二阻挡层和第三阻挡层。
2.如权利要求1所述的半导体器件，其中，所述第一阻挡层具有与所述第三阻挡层的厚度大体相同的厚度。
3.如权利要求1所述的半导体器件，其中，所述第二阻挡层具有比所述第一阻挡层的厚度更大的厚度。
4.如权利要求3所述的半导体器件，其中，所述第一阻挡层、所述第二阻挡层以及所述第三阻挡层的每个包括叠层，所述叠层包括钛层、氮化钨层以及钨硅氮化物层。
5.如权利要求1所述的半导体器件，还包括: 位线接触插塞，所述位线接触插塞形成在所述第一阻挡层之下以与所述掩埋栅耦接。
6.如权利要求5所述的半导体器件，其中，所述位线还包括形成在所述第一阻挡层之上的第一导电层。
7.如权利要求6所述的半导体器件，其中，所述栅还包括形成在所述第二阻挡层之下的第二导电层，以及形成在所述第三阻挡层之上的第三导电层。
8.如权利要求7所述的半导体器件，其中，所述位线接触插塞和所述第二导电层包括多晶娃层。
9.如权利要求7所述的半导体器件，其中，所述第一导电层和所述第三导电层包括钨层。
10.一种制造半导体器件的方法，所述方法包括以下步骤: 在衬底中形成单元区和外围电路区； 在包括所述单元区和所述外围电路区的所述衬底之上形成第一导电层； 在所述第一导电层之上形成第一阻挡层； 刻蚀所述第一阻挡层和所述第一导电层以在所述单元区中形成位线接触插塞； 在所述单元区和所述外围电路区之上形成第二阻挡层； 在所述第二阻挡层之上形成第二导电层；以及 刻蚀所述第二阻挡层、所述第二导电层以在所述单元区上形成位线，并且刻蚀所述第一阻挡层、所述第二阻挡层以及所述第二导电层以在所述外围电路区中形成栅。
11.如权利要求10所述的方法，其中，所述第一导电层包括多晶硅层，所述第二导电层包括鹤层。
12.如权利要求11所述的方法，还包括以下步骤: 在由钨层形成的所述第二导电层之上形成由氮化物层形成的硬掩模层。
13.如权利要求10所述的方法，其中，刻蚀所述第一阻挡层和所述第一导电层的步骤包括以下步骤: 在所述外围电路区的第一阻挡层之上形成单元开放掩模；以及 利用所述单元开放掩模来刻蚀所述单元区的第一阻挡层和第一导电层。
14.如权利要求10所述的方法，其中，通过顺序地层叠钛层、氮化钨层以及钨硅氮化物层来形成所述第一阻挡层和所述第二阻挡层。
15.如权利要求10所述的方法，其中，所述第一阻挡层具有比所述第二阻挡层的厚度更大的厚度。
16.如权利要求10所述的方法，还包括以下步骤: 在所述单元区的衬底中形成多个掩埋栅。
17.如权利要求16所述的方法，还包括以下步骤: 在形成所述多个掩埋栅之后，在所述单元区的衬底之上形成层间电介质层；以及 刻蚀所述层间电介质层，以在所述单元区中形成用于所述位线接触插塞的接触孔。
18.如权利要求17所述的方法，其中，将所述接触孔设置成与所述单元区中的所述掩埋栅耦接。
19.如权利要求18所述的方法，其中，所述多个掩埋栅的每个包括栅电极和所述栅电极之上的覆盖层。
20.如权利要求19所述的方法，还包括以下步骤: 在所述外围电路区中的第一导电层和衬底之间形成栅电介质层。
【文档编号】H01L23/50GK103681675SQ201310002517
【公开日】2014年3月26日 申请日期:2013年1月5日 优先权日:2012年8月31日
【发明者】殷炳秀 申请人:爱思开海力士有限公司