一种半导体器件及其制备方法
【专利摘要】本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底；在衬底上形成虚拟栅极结构；在虚拟栅极结构的侧壁上形成偏移侧壁；在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏；在偏移侧壁上形成间隙壁；在虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区；在衬底上执行应力记忆技术步骤；在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极；在衬底上形成接触孔蚀刻停止层；去除所述虚拟栅极中的多晶硅层，并形成金属栅极；在LDD离子注入或所述源漏离子注入步骤中在所述源漏区中形成位错。所述半导体器件包含位于源漏区中的位错以及抬升的SiC源漏极，可以提高电子的迁移率，同时避免应力的减小。
【专利说明】一种半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
【背景技术】
[0002]在集成电路制造领域，随着CMOS晶体管的从节点到节点不断缩小，尤其是在20nm及以下的工艺中，器件性能的提高成为必然。
[0003]现有技术中有很多方法来提高半导体器件的性能，例如提高半导体器件中电子的流动性，在众多方法中应变硅(strain silicon)受到更多的关注，而且在实际工艺中得到实现和应用，例如在PMOS晶体管中通过在PMOS的源漏上形成SiGe来增加应力，以提高器件的性能，同样在NMOS晶体管中形成SiC来提高器件的性能，例如形成“U”型的凹陷可以提高SiC的应力，进而使器件的性能提高6%-32%，同时器件中叠层中形成的堆栈的断层位错(Stack fault dislocation)也可以提高器件的性能。
[0004]现有技术中制备较高性能的半导体器件的方法通常包括以下步骤:首先形成栅极叠层，蚀刻所述叠层形成虚拟栅极，然后在所述虚拟栅极的侧壁上形成偏移侧壁，在形成所述偏移侧壁后形成轻掺杂漏区(Lightly Doped Drain, LDD)结构,然后在所述偏移侧壁上形成间隙壁，接着进行源漏注入等步骤，为了进一步提高器件的性能，在晶体管PMOS区域的源漏上形成SiGe的应力层，然后在NMOS区域中形成凹陷，然后在所述凹陷中外延生长Si同时进行原位掺杂，以提高NMOS区域性能，最后形成金属栅极，同时在源漏上形成接触塞，通过所述方法来提高器件的性能。
[0005]通过现有技术中提供的方法可以在一定程度上提高半导体器件的性能，但是上述技术均针对20nm及以上的器件，当器件尺寸降至20nm以下时，如何制备所述器件，成为一个亟需解决的问题，而且随着半导体技术的不断发展，亟需开发新的技术以进一步提高器件的性能。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括:
[0008]提供半导体衬底；
[0009]在所述衬底上形成虚拟栅极结构；
[0010]在所述虚拟栅极结构的侧壁上形成偏移侧壁；
[0011]在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏；
[0012]在所述偏移侧壁上形成间隙壁；
[0013]在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区；
[0014]在所述衬底上执行应力记忆技术步骤；[0015]在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极；
[0016]在所述衬底上形成接触孔蚀刻停止层；
[0017]去除所述虚拟栅极中的多晶硅层，并形成金属栅极；
[0018]其中，在所述LDD离子注入或所述源漏离子注入的步骤中，在所述源漏区中形成位错。
[0019]作为优选，所述源漏离子注入采用预非晶化掺杂和共同离子注入方法的组合。
[0020]作为优选，所述半导体衬底中包含NMOS区域和PMOS区域。
[0021]作为优选，所述方法还包括以下步骤:
[0022]在所述PMOS区域的源漏区形成凹陷并外延生长SiGe层。
[0023]作为优选，所述半导体器件为NM0S。
[0024]作为优选，所述应力记忆技术步骤包括:形成应力层、执行退火步骤，然后去除所述应力层。
[0025]作为优选，外延生长SiC层的同时进行原位掺杂磷或砷。
[0026]作为优选，所述方法还包括在所述SiC源漏极上形成接触塞的步骤。
[0027]本发明还提供了一种半导体器件，包括:
[0028]半导体衬底；
[0029]源漏区，位于所述半导体衬底中，所述源漏区具有位错；
[0030]源漏极，包括位于所述源漏区上的SiC层，为抬升的SiC源漏极。
[0031]作为优选，所述器件还包括位于源漏区之间的金属栅极。
[0032]本发明所述半导体器件中包含位于源漏区中的位错以及抬升的SiC源漏极(SiCstressor)，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，所述SiC层不是在衬底中形成凹陷然后外延，而是直接在所述衬底上外延生长，不会释放所述位错应力(the dislocation stress),不形成凹陷直接形成抬升的SiC源漏极(SiC stressor),可以提闻所述SiC层的外延速度，提闻单位时间内器件的广量，进一步提闻生广效率；此夕卜，在本发明中形成抬升的SiC源漏极(SiC stressor)时，不再形成凹陷，整个过程更加简单，而且可以进一步降低形成凹陷时对器件带来的损坏以及过程偏差；在外延的同时还可以进行原位掺杂，减少了位错弛豫(dislocation relaxation),避免应力的减小。
[0033]所述抬升的SiC源漏极(SiC stressor)在所述源漏区形成之后,避免了源漏退火步骤，所述抬升的SiC源漏极(SiC stressor)产生的应力可以一直保持到最后，比现有技术中形成的自对准硅化物(silicide)具有更好的稳定性，同时所述抬升的SiC源漏极(SiCstressor)更有利于浅结(shallow junction)的形成,进一步提高器件的性能。
【专利附图】
【附图说明】
[0034]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0035]图1为本发明所述半导体器件结构示意图；
[0036]图2-3为制备本发明所述半导体器件的工艺流程图。
【具体实施方式】[0037]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0038]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0039]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0040]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0041]下面结合图1对本发明所述半导体器件以及制备方法做进一步的说明，如图1所示，首先提供半导体衬底101，
[0042]具体地，所述半导体衬底可以为以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明的实施例中，所述衬底可以是Si衬底，其还可以包括在Si上的SiO2界面层，通过快速热氧化工艺(RTO)或原子层沉积工艺(ALD)来形成SiO2界面层。
[0043]接着在所述衬底上形成栅极材料层，在本发明中优选为硅或多晶硅层，作为优选，在所述半导体衬底上形成栅堆栈层，包括依次层叠的高K介电层、TiN覆盖层、多晶硅层，以及位于所述TiN覆盖层和多晶硅层之间的阻挡层；
[0044]具体地，在该衬底上形成栅极介电层，可以选用高K材料来形成所述栅极介电层，例如用在HfO2中引入S1、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在所述Si02界面层上形成HfAION栅极介电层，其厚度为15到60埃。之后，在栅极介电层上形成栅极堆栈结构的TiN覆盖层，然后在TiN层上沉积扩散阻挡层，可以是TaN层或AlN层。之后在扩散阻挡层上沉积包括多晶硅材料的栅极电极层。
[0045]蚀刻所述栅堆栈层以在所述衬底上形成虚设栅极结构；
[0046]具体地，可以使用光刻工艺对以上步骤所形成的SiO2W面层高K介电层、TiN覆盖层、多晶硅层进行图案化处理，得到所述虚拟栅极结构，所形成的栅极具有堆栈的结构。
[0047]接着，进行形成偏移侧墙(offset spacer)的步骤。偏移侧墙的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应弓I起的热载流子效应。
[0048]作为优选，在该步骤中还可以包含以下步骤:
[0049]形成轻掺杂源极/漏极(LDD)于虚拟栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD离子注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中所述器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
[0050]作为优选，在本发明中优选Halo Ldd离子注入的方法，所述Halo Ldd离子注入为选用一定角度的离子注入，在本发明中注入角度为25°?45°，优选为30°?35°，注入的能量以及剂量可以根据实际需要继续选择，在此不再赘述。
[0051]在衬底和上述步骤所形成的偏移侧墙上形成间隙壁(Spacer)，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。然后，用离子注入工艺或扩散工艺重掺杂源极和漏极(S/D)形成于栅极间隙壁任一侧的衬底中。还可以包括退火步骤、形成袋形注入区、NiSi沉积等步骤。
[0052]接着为了进一步提高器件性能，形成超浅结，本发明中通过提高源漏结点杂质浓度陡度(Abruptness)，提高掺杂浓度，同时降低注入能量和控制杂质扩散。具体地，在形成间隙壁之后执行离子注入的步骤，在本发明中采用预非晶化掺杂(Pre-amorphizationImplantation, PAI)和共同离子注入(Co-1mplant),降低注入深度，抑制隧道效应(Channeling)，减少射程末端(EOR)缺陷；提高注入剂量，降低结电阻；采用高电流、低能量和大角度离子注入，有效控制掺杂元素的扩散，提高源漏扩展区(SDE)的陡度，采用较高剂量Halo注入，也能有效抑制短沟道效应(SCE)，合理的Halo区掺杂分布会极大地改善小尺寸器件性能。Halo LDD离子注入角度、能量和剂量的增大会提高器件的阈值电压和开关比，降低泄漏电流和阈值漂移，有效抑制短沟道效应(SCE)、亚阈特性的漏极诱发势垒降低效应(DIBL)效应。
[0053]在所述LDD离子注入和/或源漏离子注入的步骤中在所述源漏区内形成如图1所示的位错107,其中所述位错107位错被源漏S/D区域或者LDD区域包住，以避免所述位错横穿结junction,而使泄露电流(leakage)太大。
[0054]然后执行应力记忆效应(Stress memorization technique,简称SMT),以在所述器件制备工艺中弓I入应力，具体地，在器件源漏注入之后，沉积一层氮化硅薄膜保护层(caplayer)，紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力效果，对提高NMOS器件电子迁移率有益。
[0055]在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后还可以执行退火步骤，在本发明中可以选用快速热处理(RTP)退火工艺，包括均温退火(SoakAnneal)和尖峰退火(Spike Anneal),所述均温退火可以同时完成激活掺杂元素并修复缺陷两项功能，所述尖峰退火主要用于激活掺杂元素。在实际操作中，可以根据需要对两种退火方式进行选择。
[0056]所述衬底包括NMOS区域和PMOS区域，为了进一步提高器件的性能，在所述PMOS区域中形成凹槽，在本发明中优选形成“Σ”形凹槽，然后在所述的凹槽中外延生长SiGe，以在所述凹陷中上形成SiGe层。其中，所述SiGe的沉积可以选用选择性的化学气相沉积(CVD)法、非选择性的化学气相沉积(CVD)法物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明中优选化学气相沉积(CVD)法。
[0057]具体地,在沉积所述SiGe层时通入原料气体,例如含Ge的气体GeH4,并选择H2作为载气，其中反应气体和载气的流量比为0.01，选择SiH2Cl2作为反应气体，选择H2作为载气，其中反应气体和载气的流量比为0.01，沉积的温度为400-1000°C，优选为650-750°C，气体压力为lO-lOOTorr，优选为20_40Torr。
[0058]在所述NMOS区域中，在所述栅极结构的两侧源漏区上外延生长SiC层，以形成抬升SiC源漏极，在本发明中采用选择性外延生长(SEG)形成所述SiC层，具体地，选用含硅气体作为原料气体，选用含C气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiC层。作为优选,夕卜延生长所述SiC层的同时可以进行原位掺杂(in-situ doped),可以掺杂磷或者砷等，例如外延的同时通入含磷或砷的气体。
[0059]本发明所述半导体器件中包含位于源漏区中的位错以及抬升的SiC源漏极(SiCstressor)，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，所述SiC层不是在衬底中形成凹陷然后外延，而是直接在所述衬底上外延生长，不会释放所述位错应力(the dislocation stress),不形成凹陷直接形成抬升的SiC源漏极(SiC stressor),可以提闻所述SiC层的外延速度，提闻单位时间内器件的广量，进一步提闻生广效率；此夕卜，在本发明中形成抬升的SiC源漏极(SiC stressor)时，不再形成凹陷，整个过程更加简单，而且可以进一步降低形成凹陷时对器件带来的损坏以及过程偏差；在外延的同时还可以进行原位掺杂，减少了位错弛豫(dislocation relaxation),避免应力的减小。
[0060]所述抬升的SiC源漏极(SiC stressor)在所述源漏形成之后,避免了源漏退火步骤，所述抬升的SiC源漏极(SiC stressor)产生的应力可以一直保持到最后，比现有技术中形成的自对准硅化物(silicide)具有更好的稳定性，同时所述抬升的SiC源漏极(SiCstressor)更有利于浅结(shallow junction)的形成,进一步提高器件的性能。
[0061]接着，在所述衬底上形成接触孔蚀刻停止层(CESL)，所述接触孔蚀刻停止层可包括一介电材料，如含娃材料、含氮材料、含碳材料、或相似物。
[0062]蚀刻停止层可包括数种蚀刻停止材料中的任意两种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。等在本发明中所述接触孔蚀刻停止层106为包含两层，包含在内的一层氧化物层以及在所述氧化物层外面的氮化物层，其中所述氧化物可以选用SiO2，所述氮化物可以选用SiCN、SiN, SiC、SiOF, SiON中的一种，但是所述接触孔蚀刻停止层并不局限于上述示例。
[0063]对层间介电层和以上步骤中沉积的层间介电层进行平坦化处理。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。[0064]然后去除所述虚设栅极结构的所述多晶硅层；
[0065]具体地，去除PMOS的虚设栅极，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。在该步骤之后，PMOS中的TaN或AlN层的最终厚度在10-30埃之间。
[0066]在所述阻挡层上形成金属栅极；
[0067]具体地，进行形成PMOS金属栅极的步骤。所述金属栅极通过沉积多个薄膜堆栈形成。所述薄膜包括功函数金属层，阻挡层和金属铝材料层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
[0068]在本发明的一个实施例中使用原子层沉积(ALD)、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiN和TaN、上述的组合。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。
[0069]所述金属铝材料层可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成PMOS金属栅极。
[0070]蚀刻所述层间介质层，形成接触孔；采用金属导电材料填充所述接触孔，形成接触塞，以形成电连接；
[0071]具体地，在所述层间介质层上形成掩膜，然后进行蚀刻，分别在所述NMOS和PMOS栅极上形成接触孔，然后在所述接触孔中填充导电材料，最后进行平坦化，在所述栅极上形成接触塞，用于电连接。
[0072]本发明还提供了一种半导体器件，如图1所示，包括:
[0073]半导体衬底101 ;
[0074]源漏区102，位于所述半导体衬底中，所述源漏区具有位错；
[0075]源漏极103，包括位于所述源漏区上的SiC层，为抬升的SiC源漏极。
[0076]其中，所述器件还包括位于源漏区之间的金属栅极，所述金属栅极具有偏移侧壁以及间隙壁。
[0077]所述器件还包括位于所述源漏极上的接触孔，以实现电连接。
[0078]图2为本发明所述半导体器件制备流程图，包括:
[0079]步骤201提供半导体衬底，在所述衬底上形成虚拟栅极结构；
[0080]步骤202在所述虚拟栅极结构的侧壁上形成偏移侧壁；
[0081]步骤203在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏，并在所述轻掺杂源漏中形成位错；
[0082]步骤204在所述偏移侧壁上形成间隙壁；
[0083]步骤205在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成所述源漏区；
[0084]步骤206在所述衬底上沉积应力层，执行退火步骤，然后去除所述应力层；[0085]步骤207在所述PMOS晶体管的源漏上形成SiGe材料层；
[0086]步骤208在所述源漏区上外延生长SiC层，并进行原位掺质，以形成抬升的SiC源漏极；
[0087]步骤209在所述衬底上形成接触孔蚀刻停止层；
[0088]步骤210在去除所述虚拟栅极中的多晶硅材料层，并形成金属栅极；
[0089]步骤211形成位于源漏极上的金属塞。
[0090]图3为本发明所述半导体器件的另外一种制备工艺，包括:
[0091]步骤201提供半导体衬底，在所述衬底上形成虚拟栅极结构；
[0092]步骤202在所述虚拟栅极结构的侧壁上形成偏移侧壁；
[0093]步骤203在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏；
[0094]步骤204在所述偏移侧壁上形成间隙壁；
[0095]步骤205在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成所述源漏区，在所述源漏区中形成位错；
[0096]步骤206在所述衬底上沉积应力层，执行退火步骤，然后去除所述应力层；
[0097]步骤207在所述PMOS晶体管的源漏上形成SiGe材料层；
[0098]步骤208在所述源漏区上外延生长SiC层，并进行原位掺质，以形成抬升的SiC源漏极；
[0099]步骤209在所述衬底上形成接触孔蚀刻停止层；
[0100]步骤210在去除所述虚拟栅极中的多晶硅材料层，并形成金属栅极；
[0101]步骤211形成位于源漏极上的金属塞。
[0102]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供半导体衬底； 在所述半导体衬底上形成虚拟栅极结构； 在所述虚拟栅极结构的侧壁上形成偏移侧壁； 在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏； 在所述偏移侧壁上形成间隙壁； 在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区； 在所述衬底上执行应力记忆技术的步骤； 在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极； 在所述衬底上形成接触孔蚀刻停止层； 去除所述虚拟栅极结构中的多晶硅层，并形成金属栅极； 其中，在所述LDD离子注入或所述源漏离子注入步骤中，在所述源漏区中形成位错。
2.根据权利要求1所述的方法，其特征在于，所述源漏离子注入采用预非晶化掺杂和共同离子注入方法的组合。
3.根据权利要求1所述的方法，其特征在于，所述半导体衬底包含匪OS区域和PMOS区域。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括以下步骤: 在所述PMOS区域的源漏区形成凹槽并外延生长SiGe层。
5.根据权利要求1所述的方法，其特征在于，所述半导体器件为NM0S。
6.根据权利要求1所述的方法，其特征在于，所述应力记忆技术步骤包括:形成应力层、执行退火步骤，然后去除所述应力层。
7.根据权利要求1所述的方法，其特征在于，外延生长SiC层的同时进行原位掺杂磷或砷。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述SiC源漏极上形成接触塞的步骤。
9.一种半导体器件，包括: 半导体衬底； 源漏区，位于所述半导体衬底中，所述源漏区具有位错； 以及位于所述源漏区上的外延SiC层，其为抬升的SiC源漏极。
10.根据权利要求9所述的器件，其特征在于，所述器件还包括位于源漏区之间的金属栅极。
【文档编号】H01L29/78GK103943504SQ201310025851
【公开日】2014年7月23日 申请日期:2013年1月22日 优先权日:2013年1月22日
【发明者】李勇, 居建华 申请人:中芯国际集成电路制造(上海)有限公司