具有无结垂直栅晶体管的半导体器件及其制造方法与流程

本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有无结垂直栅晶体管的半导体器件及其制造方法。

背景技术：
随着半导体器件集成度的增加，设计规则余量减少。这种设计规则余量的减少在高密度半导体器件的技术发展方面造成了限制。近年来，研究集中在允许形成具有非常高密度的单元的4F2（F：在给定工艺条件下可获得的最小图案尺寸）布局的开发上。具体来说，已经研究了源极和漏极形成在1F2中的垂直沟道晶体管。然而，随着沟道区域减少到30nm或更小，由于工艺困难和半导体器件的尺寸缩小所导致的漏电流增加，变得越来越难以提高集成度。例如，韩国专利申请No.0784930公开了一种具有垂直沟道双栅结构的存储单元，其具有NPN结结构的有源区，所述申请的全部内容通过引用合并于此。

技术实现要素：
本发明提供一种半导体器件，其可以解决将不同种类的杂质注入到源极区、漏极区和体区中所造成的电流泄漏的问题。另外，本发明提供一种制造半导体器件的方法，所述方法能够解决杂质注入的复杂性和困难。根据本发明的一个方面，一种半导体器件包括：有源柱体，其从衬底垂直地突出，并且包括第一杂质区、自所述第一杂质区下部起的第二杂质区和第三杂质区；栅电极，其形成在所述第二杂质区的侧壁之上；以及位线，其在与所述栅电极相交的方向上排列，且每个位线与所述第一杂质区接触；其中，所述第一杂质区至所述第三杂质区包括相同导电率的杂质。根据本发明的另一方面，一种制造半导体器件的方法，包括：形成多个有源柱体，每个有源柱体具有形成在衬底之上的第一杂质区和顺序形成在所述第一杂质区上的第二杂质区和第三杂质区；形成位于所述衬底上的相邻有源柱体之间的位线，以与所述衬底电隔离而与所述第一杂质区的一个侧表面接触；以及在与所述位线相交的方向上在所述第二杂质区的侧壁上形成栅电极。根据本发明的又一个方面，一种制造半导体器件的方法，包括：形成嵌入在衬底内的多个位线；在所述位线上形成有源柱体，每个有源柱体包括与所述位线接触的第一杂质区以及顺序地形成在所述第一杂质区上的第二杂质区和第三杂质区；以及在与所述位线相交的方向上在所述第二杂质区的侧壁上形成栅电极。根据本发明，半导体器件采用了无结垂直栅晶体管，所述无结垂直栅晶体管通过以相同浓度将杂质注入到源极区、漏极区和体区中而形成且没有结电流泄漏，由此提供了良好的电特性和可靠性，并通过形成4F2的单元结构来实现了器件的高度集成。另外，由于根据本发明的半导体器件在源极和体之间以及在漏极和体之间在掺杂浓度方面没有差异，与使用现有的结晶体管的情况相比，在源极和体之间以及在漏极和体之间的结处电场强度变弱，所以半导体器件较少地受到碰撞电离或栅致漏极泄漏（GIDL）的影响。此外，根据本发明，半导体器件采用无结垂直栅晶体管，因此虽然没有体接触也不受浮体效应的影响，所述浮体效应由于在器件操作期间产生的空穴而造成体电压的增加。根据本发明，通过将相同种类的杂质注入到源极区、漏极区和体区中，所述制造半导体器件的方法可以解决杂质注入的复杂性和困难，由此提高生产率和产量。附图说明通过参考附图对以下实施例的详细描述，本发明的上述和其他方面、特征和优点将变得明显，其中：图1是根据本发明第一实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；图2是图1的半导体器件的平面图；图3是沿着图2的线A-A’获得的横截面图；图4是沿着图2的线B-B’获得的横截面图；图5是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源区中的杂质掺杂浓度、描述栅极电压和漏极电流之间的关系的图；图6是依赖于本发明第一实施例的具有根据无结垂直栅晶体管的DRAM的有源区中的硅厚度、描述栅极电压和漏极电流之间的关系的图；图7是根据本发明第二实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；图8是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的栅绝缘层厚度、描述栅极电压和漏极电流之间的关系的图；图9是依赖于施加到根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源区的栅极电压、描述漏极电压和漏极电流之间的关系的图；图10是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源区的硅厚度、描述漏极电压和漏极电流之间的关系的图；图11是根据本发明第三实施例的具有无结垂直栅晶体管的半导体器件的一部分的截面图；图12、15、18、21、24、27和30是根据本发明实施例的制造半导体器件的方法的平面图；图13、16、19、22、25、28和31分别是沿着图12、15、18、21、24、27和30的线A-A’获得的横截面图；图14、17、20、23、26、29和32分别是沿着图12、15、18、21、24、27和30的线B-B’获得的横截面图；图33是具有形成在有源区中的电容器和储存节点接触插塞的、图31所示的半导体器件的截面图；图34和35是根据本发明另一实施例通过杂质注入的制造半导体器件的方法的截面图；图36和37是根据本发明又一实施例通过杂质注入的制造半导体器件的方法的截面图；图38是描述根据本发明实施例的DRAM的电压电流特性的图；图39是描述根据本发明实施例的DRAM的充放电特性的图；以及图40是描述（i）根据本发明实施例的DRAM的能带和（ii）包括通过使用异质杂质的注入而形成的源极/漏极区的常规DRAM的能带的图。具体实施方式此后将参考附图详细描述本发明实施例。应理解本发明不限于下述实施例，而是可以以不同方式实施，给出这些实施例以提供对本发明的充分公开并向本领域技术人员提供对本发明的充分理解。本发明的范围仅由所附权利要求或其等同来限定。在说明书中，相同的部件用相同的附图标记来表示。图1是根据本发明第一实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；图2是图1的半导体器件的平面图；图3是沿着图2的线A-A’获得的横截面图；图4是沿着图2的线B-B’获得的横截面图；图7是根据本发明第二实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；以及图11是根据本发明又一实施例的具有无结垂直栅晶体管的半导体器件的一部分的截面图。作为例子，在附图中示出了动态随机存取存储器（DRAM）。参见图1至图4，根据本发明一个实施例的半导体器件100包括多个有源柱体120，每个有源柱体从衬底110垂直突出，并包括从所述每个有源柱体的下侧形成的第一杂质区120a、第二杂质区120b和第三杂质区120c。一对栅电极160形成在每个第二杂质区120b的第一侧壁和第二侧壁之上。位线130沿着与栅电极160相交的方向排列，并形成在第一杂质区120a的侧壁之上。第一杂质区120a、第二杂质区120b和第三杂质区120c包括相同极性的杂质且具有基本相同的浓度。首先，参见图1至图4，描述根据本发明第一实施例的用于半导体器件100的无结垂直栅晶体管。根据本发明实施例的无结垂直栅晶体管包括：（i）多个有源柱体120，每个有源柱体从衬底110垂直突出，并包括顺序地从有源柱体的下侧形成的第一杂质区120a、第二杂质区120b和第三杂质区120c；以及（ii）形成在第二杂质区120b的第一侧壁和第二侧壁之上的栅电极160。衬底110可以由硅（Si）衬底、锗硅（SiGe）衬底、锗（Ge）衬底、III-V族化合物半导体衬底等形成，并可以包括诸如纳米线或纳米带的纳米结构。有源柱体120垂直地从衬底110的表面突出，并可以例如由硅形成。有源柱体120可以与衬底110整体地形成。可替选地，可以使用分离的半导体衬底或者从衬底110生长的分离的外延半导体层来形成有源柱体120。有源柱体120对应于半导体器件的没有形成沟槽（未示出）的部分。各个有源柱体120通过形成在沟槽（未示出）中的第一隔离层125、第二隔离层140和第三隔离层170而相互隔离。每个有源柱体120包括从每个有源柱体120的下侧顺序形成的第一杂质区120a、第二杂质区120b和第三杂质区120c。这里，第一杂质区120a与第三杂质区120c在垂直方向上在衬底110之上隔开预定距离，并且第二杂质区120b插入在第一杂质区120a与第三杂质区120c之间。在本发明中，第一杂质区120a可以对应于漏极区，电荷通过所述漏极区流向位线130。第二杂质区120b可以对应于体区或沟道区，当栅电极160a导通或关断时信号通过沟道区在漏极区和源极区之间传递。第三杂质区120c可以对应于源极区，源极区电耦合到储存节点接触插塞和电容器的下电极。第一杂质区120a、第二杂质区120b和第三杂质区120c可以包括相同极性的杂质，并具有基本相同的浓度。这里，第一杂质区120a、第二杂质区120b和第三杂质区120c可以具有均匀的掺杂剖面。另外，垂直沟道在与衬底110的表面垂直的方向上形成在第一杂质区120a和第三杂质区120c之间。当衬底110是硅衬底时，杂质可以是N型杂质。N型杂质可以是V族杂质，诸如砷（As）、磷（P）、铋（Bi）、锑（Sb）等，它们可以单独使用或者也可以两个或更多个组合使用。当衬底110是锗硅（SiGe）衬底、锗（Ge）衬底或III-V族化合物半导体衬底时，杂质可以是P型杂质。P型杂质可以是III族杂质，诸如铝（Al）、硼（B）、铟（In）、镓（Ga）等，它们可以单独使用或者也可以两个或更多个组合使用。图5是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源柱体中的杂质掺杂浓度、描述栅极电压和漏极电流之间的关系的图。在图5中，为了获得与栅极电压有关的漏极电流的导通/关断比例，使用以下的器件：每个器件均采用由钼（Mo）形成的双栅电极并具有5.25eV的功函数。在每个器件中，有源柱体120具有10nm的厚度（Tsi），且栅绝缘层150具有5nm的厚度（Tox）。杂质被注入到有源柱体120，掺杂浓度分别是1×1020原子/cm3、5×1019原子/cm3、4×1019原子/cm3、3×1019原子/cm3、2×1019原子/cm3、1×1019原子/cm3、9×1018原子/cm3、8×1018原子/cm3。这里，术语有源柱体的厚度（Tsi）被定义为在两个相邻的栅电极之间延伸的硅柱体的厚度。参见图5，在2×1019原子/cm3、1×1019原子/cm3、9×1018原子/cm3、8×1018原子/cm3的杂质掺杂浓度的情况下，导通/关断比例较高。具体来说，在8×1018原子/cm3的杂质掺杂浓度的情况下，导通/关断比例最高。另一方面，在1×1020原子/cm3、5×1019原子/cm3、4×1019原子/cm3、3×1019原子/cm3的掺杂浓度的情况下，导通/关断比例非常低。一般来说，当针对诸如DRAM等的半导体器件使用无节垂直栅晶体管时，为了确保足够的读取/写入操作，具有较高的导通/关断比例是有益的。具体来说，为了针对诸如DRAM等的半导体器件使用根据本发明实施例的无节垂直栅晶体管，优选地，有源柱体120中的杂质掺杂浓度的范围可以在8×1018原子/cm3至3×1019原子/cm3，以便在保持足够的导通电流的情况下提供足够的导通/关断比例。如果有源柱体120的杂质掺杂浓度小于8×1018原子/cm3，则随着源极区域和漏极区域的电阻增加，阈值电压会增加，使得难以获得半导体器件的快速操作。相反，如果有源柱体120的杂质掺杂浓度超过3×1019原子/cm3，难以在用于器件操作的导通电流和关断电流之间获得足够的差值。图6是依赖于根据本发明第一实施例的采用无结垂直栅晶体管的DRAM的有源柱体的硅厚度、描述栅极电压和漏极电流之间的关系的图。在图6中，为了获得与栅极电压有关的漏极电流导通/关断比例，使用以下的器件：每个器件均采用由钼（Mo）形成的双栅电极并具有5.25eV的功函数。在每个器件中，栅绝缘层具有5nm的厚度（Tox）且有源柱体中的杂质掺杂浓度为1×1019原子/cm3。有源柱体分别具有5nm、10nm、20nm、30nm、40nm和50nm的厚度（Tsi）。参见图6，导通/关断比例随着有源柱体的厚度（Tsi）增加而减少。具体来说，当有源柱体具有20nm或更少的厚度（Tsi）时，可以获得通过栅电极的足够的导通/关断比例。然而，当有源区具有超过20nm的厚度（Tsi）时，没有获得通过栅电极的足够的导通/关断比例。因而，根据本发明，在用于诸如DRAM等的半导体器件时掺杂浓度在上述范围内的情况下，有源柱体的厚度（即，两个相邻的栅电极之间的距离）范围可以在10nm至20nm之间，以便提供通过栅电极160的足够的导通/关断比例。如果有源柱体120的厚度小于10nm，则难以形成这种薄的有源柱体，并且如果有源柱体120的厚度超过20nm，则不能获得通过栅电极的足够的导通/关断比例。为了处理方便，栅电极160可以形成在有源柱体120的第一侧壁和第二侧壁之上，以设置在第二杂质区120b之上，来形成线型双栅。第二侧壁被设置成与第一侧壁相对。这里，由于栅电极160在与衬底110的表面正交的方向上排列，所以栅电极160可以被称作垂直栅。栅电极160可以由导电材料形成，例如，具有与p+掺杂多晶硅基本相同的功函数（约5.25eV）的金属材料。在一些实施例中，栅电极160可以由钼（Mo）、镍（Ni）、铂（Pt）、钌氧化物（RuO2）等形成。尽管在附图中没有示出，但是每个栅电极160可以在一个方向上延伸以形成字线。同时，在图7所示的第二实施例中，栅电极160可以形成在有源柱体120的一个侧壁之上，而不是形成在第一侧壁和第二侧壁之上。栅绝缘层150可以插入在有源柱体120的第二杂质区120b和栅电极160之间。在形成双栅电极160的情况下，可以获得较高的导通/关断比例。另外，尽管在附图中没有示出，栅电极可以被形成为围栅，其部分地或完全地围绕第二杂质区中的有源柱体120的侧壁，由此提供比双栅更高的导通/关断比例。参见图1至图4，栅绝缘层150插入在第二杂质区120b中的有源柱体120和栅电极160之间。例如，栅绝缘层150可以由氧化硅（SiO2）层或比氧化硅（SiO2）层具有更高的介电常数的电介质（高k）层形成。栅绝缘层150可以包括形成在第二杂质区120b中的有源柱体120的侧壁之上的垂直绝缘部分150a以及水平绝缘部分150b，该水平绝缘部分150b从垂直绝缘部分150a的下部延伸到第二杂质区120b之间的第一杂质区120a的表面上。栅绝缘层150可以形成在第二杂质区120b的一个侧壁上或者可以形成为延伸到第三杂质区120c的侧壁，只要所述栅绝缘层150能够形成在栅电极160和第二杂质区120b之间。图8是根据具有图1所示的无结垂直栅晶体管的DRAM的栅绝缘层厚度、描述栅极电压和漏极电流之间的关系的图。这里，不仅在图8中，而且在整个说明书中，栅绝缘层的厚度被定义为第二杂质区和栅电极之间的距离。在图8中，采用双栅电极的根据本发明第一实施例的器件用来检测与通过双栅电极而施加的栅极电压相关的漏极电流导通/关断比例。双栅电极由钼（Mo）形成，且具有5.25eV的功函数。有源柱体具有10nm的厚度（Tsi）。针对具有分别为2nm、3nm、4nm、5nm和7nm厚度（Tox）的栅绝缘层的器件来进行实验。参见图8，导通/关断比例随着栅绝缘层（Tox）的厚度增加而减少。具体来说，当栅绝缘层具有2nm的厚度（Tox）时，所获得的阈值电压值适于DRAM的操作，也足以实现合适的导通/关断操作。因而，根据本发明，在栅绝缘层150中，垂直绝缘部分150a可以被形成为3nm或更少的厚度，优选为范围从1nm至3nm，以便在上述的有源柱体120的这种掺杂浓度条件下，提供用于器件操作的足够的阈值电压和栅电极160的适当的导通/关断操作。如果栅绝缘层150的垂直绝缘部分150a的厚度小于1nm，则在栅电极160和有源区120之间会出现短路。相反，如果厚度超过3nm，则在上述给定的掺杂浓度的情况下，难以获得通过栅电极160的足够的导通/关断比例，造成器件操作的困难。这里，有源区120、栅绝缘层150和栅电极160构成了晶体管。由于有源区120的第一杂质区120a、第二杂质区120b和第三杂质区120c包括相同极性的杂质且具有基本相同的浓度，并且栅电极160形成为与衬底110的表面正交，这种晶体管可以被称做无结垂直栅晶体管。图9是依赖于采用双栅电极的使用根据本发明第一实施例的具有无结垂直栅晶体管的DRAM而获得的栅极电压、描述漏极电压和漏极电流之间的关系的图。图10是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源柱体的硅厚度、描述漏极电压和漏极电流之间的关系的图。在图9中，依赖于使用本发明第一实施例的经由双栅电极施加的栅极电压（p+多晶硅栅极电平），漏极电压与漏极电流相关。双栅电极160由钼（Mo）形成，且每个具有5.25eV的功函数。有源柱体具有40nm的厚度（Tsi）。掺杂浓度是1×1019原子/cm3，栅极电压分别被设置成0.05V、1V、2V、3V。参见图9，在施加不同的栅极电压时，检测根据本发明实施例的具有无结垂直栅晶体管的DRAM的漏极电压和漏极电流之间的关系。如图9所示，基于当漏极电压增加时漏极电流保持增加而不是饱和的事实，确认了根据本发明实施例的DRAM没有出现扭结（kink）现象。当DRAM单元采用常规垂直栅晶体管时，应考虑由于没有体接触而造成的浮体效应。然而，由于根据本发明实施例的无节垂直栅晶体管在第三杂质区120c和第二杂质区120b之间、以及在第一杂质区120a和第二杂质区120b之间没有结（即，在源极和体之间以及在漏极和体之间也没有结），无结垂直栅晶体管在源极和体之间具有比常规垂直栅晶体管中的电势垒更低的电势垒，且允许空穴移动到源极，由此给DRAM单元提供了包括有效消除浮体效应的多种优点。此外，由于在第三杂质区120c和第二杂质区120b之间、以及在第一杂质区120a和第二杂质区120b之间（即，在源极和体之间以及在漏极和体之间）在掺杂浓度方面没有差别，在第三杂质区120c和第二杂质区120b之间的结、以及在第一杂质区120a和第二杂质区120b之间的结中（即，源极和体之间以及漏极和体之间的结中）电场强度变得相对较弱，由电离或栅致漏极泄漏（GIDL）导致的效应不明显。在图10中，使用根据本发明第一实施例的采用双栅电极（p+多晶硅栅极电平）的器件来检测有源柱体的厚度（Tsi）和载流子（例如，空穴）浓度之间的关系。每个双栅电极由钼（Mo）形成，且具有5.25eV的功函数。栅绝缘层的厚度（Tox）被设置成5nm，掺杂浓度被设置为1×1019原子/cm3，有源柱体的厚度（Tsi）分别被设置成5nm、10nm、20nm、30nm、40nm和50nm。从图10中可以看出，即使当有源柱体的厚度（Tsi）从50nm减少到10nm，体区中的载流子浓度也没有增加。在根据本发明实施例的无结垂直栅晶体管中，当栅电极160处于关断状态时，即，Vg≤Vt时（其中Vg是栅极电压而Vt是阈值电压），沟道区处于耗尽状态，所以晶体管在没有电流流过晶体管的情况下工作。相反，当栅电极160处于导通状态时，即，Vg≥Vt时，沟道区处于聚集状态，所以当电压施加到漏极时电流流过晶体管。在操作中，DRAM在无结垂直栅晶体管的聚集状态中执行写入操作，并在无结垂直栅晶体管的耗尽状态中变为待用状态。这样，在根据本发明实施例的无结垂直栅晶体管中，源极区、漏极区和体区被掺杂杂质，并具有基本相同的浓度。由此，根据本发明实施例的无结垂直栅晶体管没有遇到结电流泄漏，由此展现出用于存储器件的晶体管的良好特性。由此，可以获得具有良好特性的高密度DRAM。根据本发明实施例的半导体器件100包括展现出用于存储器件的晶体管的良好特性的无结垂直栅晶体管。再次参见图1至图4，位线130掩埋在相邻的第一杂质区120a之间的第一绝缘层125中，与第一杂质区120a在一个侧壁处接触，并被设置成与字线（未示出）相交。换句话说，位线130在一个侧壁处电连接到第一杂质区120a。位线130通过栅绝缘层150的一定厚度的水平绝缘部分150b与字线隔离。栅绝缘层150的水平绝缘部分150b可以具有范围从50nm到100nm的厚度，以便防止位线130和字线之间的短路。如果栅绝缘层150的水平绝缘部分150b的厚度小于50nm，在位线130和字线之间会出现短路，如果厚度超过100nm，则难以获得器件的高集成度并且沟道特性恶化。所述位线130可以由具有低电阻的导电材料形成，以便减小电阻。位线130可以由例如钨（W）的金属材料形成。可替选地，位线130可以由硅化物层形成。例如，硅化物层可以包括硅化钨、硅化钛、硅化钴、硅化镍等。可替选地，位线130可以由多晶硅材料形成。在半导体器件100中，第一隔离层125形成在：（i）位线130之下；和（ii）位线130和第一杂质区120a之间暴露的衬底之上。另外，第二隔离层140形成在位线130之上的有源柱体120的侧壁之上和第一隔离层125之上。此外，第三隔离层170形成在：（i）栅电极160之间；和（ii）栅电极160之上的栅绝缘层150之间，以防止相邻栅电极160之间的短路。有源柱体120通过第一至第三隔离层125、140、170而彼此电隔离，使得相邻的单元彼此电隔离。第一隔离层125、第二隔离层140和第三隔离层170可以由相同材料或不同材料形成。第一隔离层125、第二隔离层140、第三隔离层170可以由典型的绝缘材料形成，例如氧化硅、氮化硅、硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、旋涂玻璃（SOG）、聚硅氮烷（PSZ）、四羟基硅烷（O3-TEOS）、高密度等离子体（HDP）氧化物、原子层沉积（ALD）氧化物层，它们可以单独使用或组合使用，且不限于此。同时，在图11所示的又一个实施例中，位线130可以埋入在第一杂质区120a之下的衬底110中，而没有被设置在与第一杂质区120a相同水平处。在这种情况下，位线130形成在衬垫绝缘层172之上，衬垫绝缘层172沿着形成在衬底110内的凹陷的内侧壁而形成。因而，每个位线130具有与第一杂质区120a相邻的上侧，以及被衬垫绝缘层172围绕的下表面和侧壁，由此防止与衬底110的短路。这里，位线130可以由导电材料形成，例如，金属、金属硅化物、多晶硅等。可替选地，位线130可以通过执行离子注入而被形成到衬底110中。相邻第一杂质区120a之间的缝隙被第二绝缘层140填充。利用这种配置，可以有利地防止字线和位线130之间的短路。在本实施例中，由于消除了第一杂质区120a和第二杂质区120b之间、以及第三杂质区120c和第二杂质区120b之间的结泄漏电流，采用无结垂直栅晶体管的半导体器件100可以展现出改善的晶体管特性，由此制作了展现出良好电特性和可靠性的高集成4F2单元结构。同时，尽管提到了DRAM作为可以采用根据本发明的无结垂直栅晶体管的例子，但是本发明不限于此，而是可以应用于除了DRAM以外的其他器件。即，应理解：根据本发明的无结垂直栅晶体管不仅可以应用于DRAM还可以应用于其他半导体器件。接着，将描述根据本发明一个实施例的制造使用无结垂直栅晶体管的半导体器件的方法。图12、15、18、21、24、27和30是根据本发明实施例的制造半导体器件的方法的平面图；图13、16、19、22、25、28和31是分别沿着图12、15、18、21、24、27和30的线A-A’获得的横截面图；图14、17、20、23、26、29和32是分别沿着图12、15、18、21、24、27和30的线B-B’获得的横截面图。参见图12至图14，有源区中的衬底110在第一方向被刻蚀以形成多个柱体P，所述多个柱体P被以恒定间隔布置的多个第一沟槽T1彼此隔离。衬底110可以由硅（Si）衬底、锗硅（SiGe）衬底、锗（Ge）衬底、III-V族化合物半导体衬底等形成，并可以包括诸如纳米线或纳米带的纳米结构。当衬底110是硅衬底时，柱体P可以是硅柱体。每个柱体P垂直地从衬底110的没有形成沟槽T1的位置突出，以提供晶体管的有源区。所述柱体P可以被形成为适于提供足够的导通/关断比例的、范围从10nm至20nm的厚度。使用经由栅电极施加到有源区中的电压来执行导通/关断操作。有源区利用杂质来掺杂。第一沟槽T1可以通过典型的光刻技术来形成。例如，可以通过将光敏材料覆盖在衬底110上以形成光敏层（未示出）、使用预定掩膜来将光敏层图案化以形成在第一方向延伸的光敏层图案（未示出）、并使用光敏层图案作为刻蚀掩膜来刻蚀衬底的上表面，来形成第一沟槽T1。然而，由于第一沟槽T1具有高的纵横比，当仅使用所述掩膜来对衬底110进行刻蚀时，衬底110的上侧会被损伤。由此，在形成光敏层之前，可以在衬底110和光敏层之间形成包括氮化物、氧化物、SiON、无定形碳或者它们的组合的硬掩膜层（未示出）。作为例子，当衬底110是硅衬底时，可以通过使用氯气（Cl2）、HBr气或者氯气（Cl2）和HBr气的混合物的干法刻蚀工艺来形成柱体P。参见图15至17，在第一沟槽T1（见图14）的一个侧壁的下部之上以及第一沟槽T1（见图14）的底表面之上形成第一隔离层125，位线130填充在第一绝缘层125和柱体P之间的沟槽T1（见图14）。更具体来说，首先，通过沿着第一沟槽T1（见图14）的内壁沉积绝缘材料来形成绝缘层（未示出）。然后，绝缘层（未示出）进行选择性刻蚀工艺直到柱体P的一个侧壁暴露出来，由此在第一沟槽T1（见图14）的底部之上以及在第一沟槽T1（见图14）的下部的柱体P的一个侧壁之上形成了第一绝缘层125。用于形成第一绝缘层125的绝缘层可以通过化学气相沉积（CVD）或原子层沉积（ALD）来形成。然后，使用诸如物理气相沉积（PVD）、化学气相沉积（CVD）、金属有机化学气相沉积（MOCVD）等的沉积工艺，在第一绝缘层125之上沉积具有低电阻的金属材料。结果，利用金属材料填充了第一沟槽T1（见图14）。然后，对金属层进行选择性刻蚀工艺，直到暴露出第一隔离层125的上表面，由此形成位线130，每个位线与柱体P在一个侧壁处接触。位线130可以通过另外的硅化物工艺由硅化钨、硅化钛、硅化钴、硅化镍等形成。第一隔离层125被设置成允许每个位线130与柱体P的一个侧壁的下部接触。所述位线130是掩埋位线。尽管位线130被示出为线形，但是位线130可以具有任意形状，只要位线被形成为与柱体P的下部在一个侧壁处接触即可。柱体P的下部将在后续工艺中变为第一杂质区。参见图18至20，将杂质注入到多个柱体P中（见图17）。可以执行将杂质注入到柱体P的工艺（见图17），使得柱体P具有范围从8×1018原子/cm3到3×1019原子/cm3的掺杂浓度。所述工艺可以包括多次离子注入、倾斜离子注入和导向离子注入中的单独一个或它们的组合。执行注入工艺，而在向前的方向、向后的方向、向左的方向、或向右的方向中移动衬底110。因此，第二杂质区120b和第三杂质区120c通过原位工艺（in-situprocess）形成在第一杂质区120a之上。这里，可以执行离子注入工艺，同时改变离化能量来允许相同极性的杂质被均匀地注入，以便柱体P（见图17）从每个柱体的下部至顶部具有基本相同的杂质浓度。当衬底110是硅衬底时，可以使用诸如砷（As）、磷（P）、铋（Bi）、锑（Sb）等的N型杂质来执行离子注入。可替选地，当衬底110是锗硅（SiGe）衬底、锗（Ge）衬底、或III-V族化合物半导体衬底时，可以使用诸如铝（Al）、硼（B）、铟（In）、镓（Ga）等的P型杂质来执行离子注入。结果，每个柱体P（见图17）可以形成包括第一杂质区120a、第二杂质区120b和第三杂质区120c的有源柱体120，第一杂质区120a、第二杂质区120b和第三杂质区120c从柱体的下部顺序地形成，并包括相同极性的杂质且具有基本相同的范围从8×1018原子/cm3到3×1019原子/cm3的掺杂浓度。尽管有源柱体120被示出为包括通过杂质注入形成的第一杂质区120a、第二杂质区120b和第三杂质区120c，但是有源柱体120的第一杂质区120a、第二杂质区120b和第三杂质区120c也可以通过在后续工艺中要形成栅电极的位置来限定。这里，第一杂质区120a可以对应于将电连接到位线130的漏极区。第二杂质区120b可以对应于插入在第一杂质区120a和第三杂质区120c之间的体区或沟道区，而第三杂质区120c可以对应于将电连接到储存节点接触插塞（或电容器下电极）的源极区，这些区域将在后续工艺中形成。由于第一杂质区120a与第三杂质区120c在垂直方向上隔开一定的距离，垂直沟道形成在第一杂质区120a与第三杂质区120c之间。通过均匀地注入同种杂质来形成第一杂质区至第三杂质区120a、120b、120c，由此提供了均匀的掺杂剖面。另外，不同于注入到源极区和漏极区中的杂质与沟道区中的杂质不同的常规技术，本发明在沟道区与源极区之间以及在沟道区与漏极区之间既不具有掺杂浓度梯度也不具有掺杂剖面的突变。另外，没有出现在有源区中的衬底110中注入的杂质所造成的掺杂剂转变。由此，解决了用于杂质注入的与工艺复杂性和困难相关的常规问题，由此改善了生产率和工艺产量。此外，由于通过注入同种杂质来形成第一杂质区120a、第二杂质区120b、第三杂质区120c，在第一杂质区120a和第二杂质区120b之间、或者在第三杂质区120c和第二杂质区120b之间也没有结界面。由此，可以有效地防止结电流泄漏。同时，在离子注入之后，为了获得有源区120中的注入杂质的均匀分布，本方法可以进一步包括在900摄氏度至1100摄氏度的退火，例如使用快速热退火（RTA）。参见图21至图23，形成第二隔离层140以填充有源柱体120之间的缝隙。第二隔离层140形成在位线130和第一隔离层125之上。在这种情况下，第二隔离层140形成在第二杂质区120b和第三杂质区120c的侧壁之上。第二隔离层140可以经由CVD或ALD通过沉积氧化硅层、氮化硅层、BPSG层、PSG层、SOG层、PSZ层、O3-TEOS层、HDP氧化物层、ALD氧化物层等来形成，由此填充位于位线130和第一隔离层125之上的、有源柱体之间的缝隙。因此，可以对第二隔离层140进行化学机械抛光（CMP）或回刻蚀工艺，直到暴露出有源区120的上表面。这样，第二隔离层与有源区120的上表面变平坦。参见图24至图26，通过在与位线130相交的第二方向上刻蚀有源柱体120至与第一杂质区120a的上表面对应的深度，来形成多个第二沟槽T2。作为例子，当衬底110是硅衬底时，用于形成第二沟槽T2的刻蚀可以通过使用氯气（Cl2）、HBr气或者氯气（Cl2）和HBr气的混合物的干法刻蚀工艺来执行。参见图27至图29，在第二杂质区120b和第三杂质区120c的侧壁之上和在第二沟槽T2的底表面之上形成栅绝缘层150。栅绝缘层150设置在与位线130相交的第二方向上。栅绝缘层150可以通过氧化硅层（SiO2）来实现，氧化硅层通过自由基氧化然后进行选择刻蚀工艺而形成。可替选地，栅绝缘层150可以由高介电常数（高k）层通过以下步骤形成：（i）通过CVD来沉积具有比氧化硅层SiO2更高的介电常数的高介电常数材料来形成高介电常数材料层；（ii）然后对所述介电材料层执行选择刻蚀工艺。具体来说，当使用自由基氧化或CVD时，绝缘层可以在第二沟道T2的底表面处比在有源区120的侧壁之上形成得更厚。因而，栅绝缘层150具有水平绝缘部分150b，水平绝缘部分150b形成在第二沟槽T2的底表面并与垂直绝缘部分150a垂直地延伸，厚度比形成在第二杂质区120b和第三杂质区120c的侧壁之上的垂直绝缘部分150a更厚。然后，栅电极160形成在第二杂质区120b的两个侧壁之上，在第二杂质区120b的两个侧壁之间具有栅绝缘层150。被分别提供在第二杂质区120b的两个侧壁之上的栅电极160整体地形成双栅。栅电极160可以由导电材料形成，例如，具有与P+注入多晶硅相同功函数（约5.25eV）的金属材料。作为例子，栅电极160可以由钼（Mo）、镍（Ni）、铂（Pt）、钌氧化物（RuO2）等形成。具体来说，金属层填充形成在栅绝缘层150之上的相邻有源区120之间的缝隙，然后进行CMP直到有源区120的上表面暴露。然后，在金属层上执行选择刻蚀工艺，直到金属层的顶表面与第二杂质区120b和第三杂质区120c之间的界面齐平。使用栅间隔件回刻蚀工艺来进一步刻蚀暴露的金属层，以获得电极160。具体来说，电介质层形成在选择刻蚀的金属层之上，并被图案化以形成间隔件。使用间隔件对金属层进行回刻蚀工艺以由此形成栅电极160。这时，栅电极160在与位线130相交的第二方向上延伸，由此形成字线。虽然在附图中没有示出，但是在完成栅间隔件回刻蚀工艺时，电介质层中的一些可以保留在栅电极160之上，并用作绝缘层。此外，栅电极160可以被形成为单栅，而不是双栅。在单栅结构中，栅电极160形成在第二杂质区120b的一个侧壁之上，而不是两个侧壁之上。可替选地，栅电极160可以被形成为围绕第二杂质区120b的侧壁的围栅。参见图30至图32，第三隔离层170形成在栅电极160之间，使得栅电极160之上的第二沟槽T2（见图25）被第三隔离层170填充。第三隔离层170可以经由CVD、ALD或其他的填隙工艺（见图25）通过沉积氧化硅层、氮化硅层、BPSG层、PSG层、SOG层、PSZ层、O3-TEOS层、HDP氧化物层、ALD氧化物层等来形成，然后第三隔离层170可以进行CMP或回刻蚀工艺直到有源区120的上表面暴露。这样，第三隔离层与有源区120的上表面变平坦。结果，相邻的有源柱体120通过第一隔离层125、第二隔离层140、第三隔离层170而彼此隔离。图33是图31的半导体器件的截面图，其具有储存节点接触插塞和形成在有源区上的电容器。参见图33，在形成图31的第三隔离层170之后，电容器190被形成为通过储存节点接触插塞180与第三杂质区120c电连接，储存节点接触插塞180填充了形成在有源区之上的层间绝缘层175中的接触孔CH，由此形成具有4F2布局的DRAM。电容器190可以包括电容器下电极191、电介质层193和电容器上电极195。电容器190具有圆柱结构。由于可以使用本领域技术人员已知的工艺来形成层间绝缘层175、接触孔CH、储存节点接触插塞180和电容器190，所以省略了详细的描述。另外，虽然描述了在形成位线130之后执行杂质注入，也可以通过其它方式来执行杂质注入。例如，在随后描述的实施例中，在形成位线130之前执行杂质注入。图34和35是根据本发明另一实施例通过杂质注入的制造半导体器件的方法的截面图。参见图34，在形成了被图14的第一沟槽T1彼此隔开的多个柱体P之后，将杂质注入到柱体P中，以形成有源柱体120，每个有源柱体包括第一杂质区120a、第二杂质区120b和第三杂质区120c，第一杂质区120a、第二杂质区120b、第三杂质区120c从每个柱体P的下部到顶部具有相同极性的且基本相同的杂质浓度。这里，虽然有源柱体120被示出为包括通过杂质注入形成的第一杂质区120a、第二杂质区120b、第三杂质区120c，有源柱体120的第一杂质区120a、第二杂质区120b、第三杂质区120c也可以通过后续工艺中形成的栅电极的位置来限定。用于形成有源柱体120的杂质注入条件可以与上述实施例的相同，由此将省略对其的详细描述。参见图35，第一隔离层125形成在第一沟槽T1（见图14）的底表面之上和第一沟槽T1（见图14）的下侧壁之上，位线130填充第一绝缘层125和柱体P的下侧壁之间的缝隙（见图14）。由于用于形成位线130和第一隔离层125的工艺和材料与图15至图17中的相同，将省略对其的重复描述。在这个实施例中，为了确保有源区120内的注入杂质的均匀分布，所述方法可以进一步包括在900摄氏度至1100摄氏度的退火，例如，使用快速热退火（RTA）工艺。这样，当在通过杂质注入形成有源柱体120之后形成位线130时，所述方法可以更有利于获得有源柱体120中的更为均匀的掺杂剖面。图36和图37是根据本发明又一实施例通过杂质注入的制造半导体器件的方法的截面图。参见图36，在衬底110内注入杂质至与有源柱体的底部对应的深度。杂质可以通过离子注入被注入到衬底中。结果，衬底110的一个区域被形成为预有源柱体120A。所述杂质注入工艺可以通过典型的离子注入来执行，杂质掺杂浓度被控制为8×1018原子/cm3至3×1019原子/cm3。另外，所述离子注入可以与多次离子注入、倾斜离子注入和导向离子注入结合起来执行。在注入工艺期间，衬底110可以旋转或向前、向后、向左、向右移动。参见图37，通过在第一方向（例如，与字线相交的方向）刻蚀衬底110来形成多个有源柱体120，以使用光刻来形成多个沟槽（见图36）。这里，每个有源柱体120垂直地从衬底110突出，并包括从有源柱体120的下部顺序地形成的第一杂质区120a、第二杂质区120b、第三杂质区120c。有源柱体120的第一杂质区120a、第二杂质区120b、第三杂质区120c可以根据栅电极的位置来确定，栅电极将在后续工艺中形成。除了在将杂质注入到衬底110中之后通过刻蚀衬底来形成有源柱体120以外，根据本实施例的方法采用与参考图12至图32描述的实施例相同的工艺，由此这里将省略对其的详细描述。这样，在通过刻蚀衬底110形成被沟槽隔离的有源柱体120之后形成位线130时，除了上述实施例的可获得的益处之外，本方法可以有利地在有源柱体120中提供更均匀的掺杂剖面。另外，虽然在附图中没有示出，但位线130可以形成在图11所示的第一杂质区120a之下。为了形成图11所示的这种器件，每个均包括第一杂质区120a、第二杂质区120b、第三杂质区120c的有源柱体120可以通过在衬底110中形成多个凹陷来形成。衬垫绝缘层172形成在凹陷的底表面和凹陷的侧壁之上。使用导电材料诸如金属、金属硅化物、多晶硅等，掩埋位线130被形成在衬垫绝缘层172之上。对半导体柱体执行同种杂质的离子注入。柱体的底表面与位线接触，柱体的上表面和侧壁暴露至外界。可以通过在衬底110之上层叠包括第一至第三区域层的半导体衬底或者在衬底110之上形成半导体生长层来形成有源柱体120。然后，相同极性的杂质被注入到各个区域层中。接着，从注入的层叠层或注入的半导体生长层中去除半导体衬底110。形成有源柱体120的这种方法也可以应用于图1和图7所示的包括围栅的半导体器件中。在这种情况下，从衬底110去除注入有杂质的注入层叠层或半导体生长层的工艺可以被将注入有杂质的半导体衬底或半导体生长层（或注入层叠层）图案化的工艺代替。此外，在图11中，可以通过将杂质注入到衬底110中的离子注入来形成位线130。在这种情况下，位线130可以通过与衬底110具有不同极性的杂质的离子注入来形成。可替选地，通过将氮注入到衬底110中来形成绝缘层、随后将杂质注入到绝缘层中，可以形成位线130。用于形成栅电极或杂质注入的其他工艺与上述内容相同，将省略对其的详细描述。接着，将描述根据本发明实施例的DRAM的电压电流特性和充放电特性。图38示出图1所示的根据本发明第一实施例的DRAM的漏极电流关于栅极电压的模拟结果，其中所述模拟是使用TCAD工具Sentaurus（Synopy公司）执行的。图38中的模拟结果是在以下条件下获得的。有源区120中的杂质掺杂浓度是1×1019原子/cm3。参见图1和图5。有源区120中的硅厚度是10nm。参见图1和图6。栅绝缘层150a的厚度是2nm。参见图1和图8。漏极电压是1V。双栅电极每个由钼（Mo）形成。如图38所示，可以确定阈值电压为-0.2V，并且在关断电流和接通电流之间具有足够的差异。基于以上结果，由于无结垂直栅晶体管呈现了与常规晶体管相似的导通/关断特性，所以可以确定无结垂直栅晶体管可以操作作为DRAM单元，在所述常规晶体管中源极区和漏极区被注入了与体区中不同种类的杂质。图39示出了根据本发明第一实施例的DRAM的充放电特性的模拟结果。所述模拟是使用TCAD工具Sentaurus（Synopy公司）执行的，且渡越时间为10ns。所述模拟结果是在与图38中所示的模拟所采用的相同条件下获得的。如图39所示，可以确定电荷在与根据本发明第一实施例的DRAM的源极连接的电容器中被储存（充电）和放电。图40是描述（i）根据本发明第一实施例的DRAM的能带和（ii）包括通过注入与体区中杂质不同的杂质而形成的源极/漏极区域的常规DRAM的能带的图。常规DRAM包括反型模式垂直栅晶体管。在与图38所示的模拟采用的相同条件来获得这些模拟结果。参见图40，可以确定DRAM的源极区、体区和漏极区分别具有比常规DRAM的源极区、体区和漏极区更低的势垒。结果，可以确定：与包括结垂直栅晶体管的常规DRAM相比，包括根据本发明实施例的无结垂直栅晶体管的DRAM具有改善的电流泄漏特性。虽然本文描述了一些实施例，但是本领域技术人员应理解，给出这些实施例仅作为示例，可以在不脱离本发明的精神和范围的情况下进行各种修改、改型和替换。因此，本发明的范围应仅由后续权利要求或其等同来限定。