半导体器件制造方法
【专利摘要】本发明公开了一种半导体器件制造方法，包括：在衬底上形成鳍片结构；在鳍片结构上形成介质材料构成的假栅极层；刻蚀假栅极层形成假栅极堆叠结构。依照本发明的半导体器件制造方法，采用介质层作为假栅极堆叠，降低侧墙形成次数并且仍能有效防止源漏外延在栅极上发生，从而有利于提高器件精细度以及可靠性。
【专利说明】半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种鳍片场效应晶体管的制造方法。
【背景技术】
[0002]为了延续摩尔定律，要求器件的特征尺寸不断的减小，但是随着器件特征尺寸的不断减小产生的短沟道效应等效应越来越明显，严重影响器件的性能。在同样的特征尺寸下，鳍栅场效应晶体管(FinFET)比常规平面器件沟道长度大大增加同时短沟道效应等能够得到较好的改善，所以FinFET被认为是未来集成电路工艺发展的主流方向。
[0003]FinFET与平面器件主要不同在于它的沟道为三维的，这就导致某些平面器件中所用的工艺应用在FinFET中时会存在一定的问题。特别地，作为平面互补金属氧化物半导体(CMOS)器件中常用的且非常成熟的工艺之一的侧墙技术，应用到FinFET中会存在一定的困难。
[0004]具体地，在常规的FINFET工艺中，形成栅极间隔墙(spacer)时通常在鳍片(fin)会产生残留，因此在FinFET工艺中会采取过刻(over-etch)等工艺完全去除残留在fin上的侧墙材料(通常为氮化硅或氧化硅；因为FinFET中通常在源漏(S/D)区采用选择性外延工艺，以降低源漏区电阻以及便于后续的接触(contact，只在暴露的硅上生长锗硅，而在氧化硅氮化硅等材料上不生长锗硅))。在常规工艺中，如果fin上残留有spacer，则导致部分残留氮化硅的区域不能够外延上锗硅，增大了器件的电阻。如果采用过刻将残留在fin上的氮化硅全部刻除，则可能会导致fin的结构被破坏，同时由于过刻过程中导致栅极(gate)上的硬掩膜顶部或者侧面被刻蚀掉，导致在多晶硅或非晶硅暴露出来的地方也会生长锗硅，导致器件形成的劣化。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种新的半导体器件制造方法，能无需形成侧墙并且仍能有效防止源漏外延在栅极上发生，从而有利于提高器件精细度以及可靠性。
[0006]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成鳍片结构；在鳍片结构上形成介质材料构成的假栅极层；刻蚀假栅极层形成假栅极堆叠结构。
[0007]其中，在衬底上形成鳍片结构的步骤进一步包括:刻蚀衬底，形成沿第一方向延伸的多个鳍片结构以及鳍片结构之间的沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离。
[0008]其中，在形成假栅极层之前，还包括在鳍片结构上形成介质材料构成的假栅极衬层。
[0009]其中，假栅极层和/或假栅极衬层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其组合。
[0010]其中，高k材料包括但不限于:氮化物，包括3丨队41队111金属氧化物，包括1%0、A1203、Ta2O5, T12, ZnO、ZrO2, HfO2, CeO2, Y2O3, La2O3 ;氮氧化物，包括 HfS1N ;钙钛矿相氧化物，包括PbZrxTihO3 (PZTXBaxSivxT13 (BST);以及上述材料的组合。其中，假栅极层的厚度为10~ 10000A。其中，假栅极衬层的厚度为1 ~ 1000A。
[0011]其中，形成假栅极堆叠结构之后，进一步包括:以假栅极堆叠结构为掩模，离子注入或者外延生长形成源漏区。
[0012]其中，离子注入或者外延生长形成源漏区之前还包括:进行LDD/Halo注入；在假栅极堆叠结构两侧形成侧墙，以侧墙为掩模执行离子注入形成源漏区。
[0013]其中，形成源漏区之后，进一步包括:在器件上形成层间介质层；刻蚀去除假栅极堆叠结构，留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0014]其中，层间介质层的材料不同于假栅极层的材料。
[0015]其中，源漏区的材料选自Si: H, Si: C, SiGe, SiGe: C、SiGeSn及其组合。
[0016]其中，源漏沟槽具有朝向沟道区的向内突出部分。
[0017]其中，假栅极衬层的材料不同于假栅极层的材料。
[0018]其中，采用dHF、dBOE湿法腐蚀去除氧化硅材质的假栅极层和/或假栅极衬层；采用热磷酸湿法腐蚀去除氮化硅材质的假栅极层和/或假栅极衬层；采用氧等离子体干法刻蚀去除非晶碳材质的假栅极层和/或假栅极衬层。
[0019]依照本发明的半导体器件制造方法，采用介质层作为假栅极堆叠，降低侧墙形成次数并且仍能有效防止源漏外延在栅极上发生，从而有利于提高器件精细度以及可靠性。
【专利附图】
【附图说明】
[0020]以下参照附图来详细说明本发明的技术方案，其中:
[0021]图1A和图1B为依照本发明的半导体器件制造方法步骤的示意图；
[0022]图2A和图2B为依照本发明的半导体器件制造方法步骤的示意图；
[0023]图3A和图3B为依照本发明的半导体器件制造方法步骤的示意图；
[0024]图4A和图4B为依照本发明的半导体器件制造方法步骤的示意图；以及
[0025]图5A和图5B为依照本发明的半导体器件制造方法步骤的示意图。
【具体实施方式】
[0026]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高FinFET精细度以及可靠性的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0027]以下参照图1?图3各个步骤的示意图，来详细描述本发明的技术方案，其中图A是沿沟道区(源区-沟道区-漏区)的第一方向(鳍片延伸方向)的剖视图，图B是沿垂直于第一方向的第二方向(栅极线条延伸方向)的剖视图。
[0028]参照图1，在衬底上形成鳍片结构。
[0029]提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。
[0030]在衬底中刻蚀形成沟槽以及鳍片。利用掩模(光刻胶和/或硬掩模，均未示出)，沿第一方向刻蚀衬底1，形成沿第一方向延伸的单个或者相互平行的多个鳍片1F，以及鳍片IF之间以及周围的沟槽1G。
[0031]优选地，在沟槽IG中沉积氧化硅、氮化硅、氮氧化硅及其组合等绝缘材料，形成浅沟槽隔离(STI)2。其中，STI2的表面优选地低于鳍片IF的表面，以便于后续刻蚀鳍片形成源漏区沟槽以及外延生长抬升的源漏区。
[0032]在后续形成假栅极层之前，优选地，采用氟基溶液-诸如稀释HF (dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除衬底表面原生存在的氧化物，例如氧化娃薄层。
[0033]虽然如图1A以及图1B所示，STI2分布在鳍片IF的两侧(沿第一方向以及第二方向)，但是实际上在顶视图(未示出)中，STI2包围了鳍片IF (单个或者多个组成的阵列)而分布在其四周。
[0034]参照图2，在鳍片结构上形成介质材料构成的假栅极层。
[0035]可选地，在形成较厚的假栅极层4之前，先在鳍片IF上形成较薄的假栅极衬层3。假栅极衬层3用于在后续刻蚀过程中保护鳍片1F，以避免鳍片IF的顶部(未来作为器件的沟道区)受到损伤从而影响器件的最终性能。假栅极衬层3的材质不同于衬底I (也即不选自硅、碳化硅、锗硅、锗等源漏区常用材料)，能阻止源漏区材料在其上外延生长，优选地为氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其组合，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、A1203、Ta2O5' T12, ZnO, ZrO2, HfO2, CeO2, Y2O3> La203)、氮氧化物(如 HfS1N, S1N 等)、钙钛矿相氧化物(例如PbZrxTipxO3 (PZT)、BaxSivxT13 (BST));以及上述材料的组合，其中组合方式可以是混杂、合金、层叠等。假栅极衬层3的厚度较薄，优选为1 ~ 1000Λ。值得注意的，假栅极衬层3仅是可选的，也即即便不采用衬层3也能够实现本发明。
[0036]随后，在鳍片结构IF (以及假栅极衬层3，如果有的话)上形成介质材料构成的假栅极层4。假栅极层4的材质可以与假栅极衬层3相同或者不同，均可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、高k材料及其组合。假栅极层4的厚度要大于假栅极衬层3，层4的厚度例如为10 ~ 10000 Λ。H:中，假栅极层4的厚度较大，可以完全填充STI2上方留下的沟槽1G，从而完全覆盖了鳍片1F。
[0037]形成介质材料构成的假栅极衬层3和/或假栅极层4的方法可以是各种常用的沉积工艺，例如LPCVD、PECVD、HDPCVD、热氧化、化学氧化、MBE、ALD、蒸发、溅射等及其组合。
[0038]参照图3，刻蚀假栅极层4 (以及假栅极衬层3)形成假栅极堆叠结构。
[0039]优选地，在假栅极层4上形成光刻胶构成的软掩模(未示出)或者氧化硅、氮化硅等材质构成的硬掩模(未示出，并且硬掩模层的材质不同于假栅极层4)。光刻软/硬掩模形成沿第二方向分布的掩模图案，以掩模图案为掩模，依次刻蚀假栅极层4和/或假栅极衬层
3,形成沿第二方向延伸分布的假栅极堆叠结构4G/3G。第二方向优选地垂直于第一方向。如图3B所示，刻蚀形成假栅极堆叠结构之后，鳍片IF之间的沟槽IG重新部分露出。刻蚀假栅极层4/假栅极衬层3的方法优选为各向异性，例如等离子体干法刻蚀、反应离子刻蚀(RIE)，并且调节刻蚀工艺中各个参数(例如原料气组成比例，诸如CHF系列刻蚀气体比例、C12与02的比例等等；例如射频功率、反应室温度、气压等等)，使得刻蚀工艺基本不侵蚀鳍片1F(或者对于鳍片IF顶部的损伤(厚度减薄)小于等于I % )，而仅刻蚀去除了部分层4/3。
[0040]参照图4，在假栅极堆叠结构两侧形成源漏区。
[0041]由于假栅极层4为介质材料构成，因此在后续形成源漏区过程中，半导体材料不会在假栅极层4上外延生长，因此可以减少侧墙形成次数甚至无需形成侧墙，由此可以进一步缩减器件尺寸并且提高可靠性。
[0042]直接以假栅极堆叠结构为掩模，刻蚀鳍片IF形成源漏沟槽，并在源漏沟槽中外延生长抬升的源漏区1S/1D。刻蚀鳍片IF的方法至少包括各向异性的刻蚀工艺，例如等离子体干法刻蚀、RIE、TMAH湿法腐蚀(针对Si材质)等。源漏沟槽虽然如图4A所示为垂直侧壁结构，但是实际上也可以沿第一方向具有朝向沟道区IC的向内突出部分(未示出)，构成C形、D形、Σ形等，使得外延生长的源漏区的应力能够有效控制沟道区中载流子迁移率，进而有效提高器件性能。采用HDPCVD、MOCVD、HVCVD、MBE、ALD等方法，外延生长源漏区，源漏区的材质可以选自Si: H, Si: C, SiGe, SiGe: C、SiGeSn等及其组合。由于假栅极层4材料不同于鳍片IF而为介质材料，因此这些外延的材料不会在假栅极层4上堆积。图4B中虚线框所示为第二方向剖视图中沿第一方向延伸(垂直纸面)的源漏区1S/1D。
[0043]值得注意的是，虽然图4所示是先刻蚀源漏沟槽然后外延形成抬升源漏区，但是也可以采用常用的离子注入工艺形成与鳍片顶面齐平的源漏区。具体地，直接以假栅极堆叠结构为掩模，执行垂直离子注入，在硅材质的鳍片IF中形成N+或者P+型的源漏区1S/1D。此外，还可以进一步在此之前执行倾斜的轻掺杂离子注入，形成N-或者P-型的轻掺杂的源漏掺杂区(晕状的Halo结构、或者LDD结构)。其中，现在小尺寸器件中为了抑制短沟道效应，一般在SD注入之前会进行LDD/HAL0注入。所以在LDD/HAL0注入后可以选择性的形成侧墙然后在进行离子注入。
[0044]参照图5，去除假栅极堆叠结构，形成栅极沟槽。
[0045]优选地，通过旋涂、喷涂、丝网印刷、CVD沉积等工艺，在整个器件上形成层间介质层(ILD)5。ILD5的材料例如选自氮化硅、氧化硅、低k材料及其组合。其中，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S1CH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD5的材质不同于假栅极层4和/或假栅极衬层3，以便提高去除假栅极堆叠结构时的刻蚀选择性。
[0046]随后，去除假栅极堆叠结构4/3，在ILD5中留下栅极沟槽5G。去除方法优选是湿法腐蚀，例如针对氧化硅材质选用dHF、dB0E，针对氮化硅材质选用热磷酸，对于氮氧化硅材质选用硫酸与双氧水。此外，对于非晶碳材质，可以选用氧等离子体干法刻蚀。
[0047]值得注意的是，虽然图5中完全去除了假栅极衬层3，但是实际上对于高k材料的假栅极衬层3，可以保留在后续工序中以用作最后的栅极绝缘层。
[0048]此后，参照标准的后栅工艺，完成器件的后续制造。例如包括在栅极沟槽5G中填充高k材料的栅极绝缘层以及金属/金属合金/金属氮化物材质的栅极导电层，形成栅极堆叠结构；刻蚀ILD5形成源漏接触孔，在接触孔中形成金属硅化物以降低源漏接触电阻；在接触孔中填充金属材料形成接触塞等等。
[0049]依照本发明的半导体器件制造方法，采用介质层作为假栅极堆叠，降低侧墙形成次数并且仍能有效防止源漏外延在栅极上发生，从而有利于提高器件精细度以及可靠性。
[0050]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件制造方法，包括: 在衬底上形成鳍片结构； 在鳍片结构上形成介质材料构成的假栅极层； 刻蚀假栅极层形成假栅极堆叠结构。
2.如权利要求1的半导体器件制造方法，其中，在衬底上形成鳍片结构的步骤进一步包括:刻蚀衬底，形成沿第一方向延伸的多个鳍片结构以及鳍片结构之间的沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离。
3.如权利要求1的半导体器件制造方法，其中，在形成假栅极层之前，还包括在鳍片结构上形成介质材料构成的假栅极衬层。
4.如权利要求1或3的半导体器件制造方法，其中，假栅极层和/或假栅极衬层的材料选自氧化娃、氮化娃、氮氧化娃、非晶碳、高k材料及其组合。
5.如权利要求4的半导体器件制造方法，其中，高k材料包括但不限于:氮化物，包括SiN, AIN、TiN ;金属氧化物，包括 MgO、Al2O3' Ta2O5' Ti02、Zn。、ZrO2, HfO2, Ce02、Y2O3> La2O3 ；氮氧化物，包括HfS1N;钙钛矿相氧化物，包括PbZrxTinO3 (PZT)、BaxSr1^xT13 (BST);以及上述材料的组合。
6.如权利要求1的半导体器件制造方法，其中，假栅极层的厚度为10~ 10000A。
7.如权利要求3的半导体器件制造方法，其中，假栅极衬层的厚度为1~ 100Ao
8.如权利要求1的半导体器件制造方法，其中，形成假栅极堆叠结构之后，进一步包括:以假栅极堆叠结构为掩模，离子注入或者外延生长形成源漏区。
9.如权利要求8的半导体器件制造方法，其中，形成源漏区之后，进一步包括:在器件上形成层间介质层；刻蚀去除假栅极堆叠结构，留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
10.如权利要求9的半导体器件制造方法，其中，层间介质层的材料不同于假栅极层的材料。
【文档编号】H01L21/336GK104078363SQ201310110082
【公开日】2014年10月1日 申请日期:2013年3月29日 优先权日:2013年3月29日
【发明者】秦长亮, 殷华湘, 尹海洲, 赵超 申请人:中国科学院微电子研究所