可变电阻存储器件的制作方法
【专利摘要】一种可变电阻存储器件包括：多个列选择开关；多个可变电阻存储器单元，所述多个可变电阻存储器单元被配置成层叠并且通过多个列选择开关来选择；以及位线，所述位线与多个可变电阻存储器单元连接。多个可变电阻存储器单元中的每个包括双向阈值开关OTS元件以及与OTS元件并联连接的可变电阻器，所述OTS元件通过被布置成层叠的多个字线选择性地驱动。
【专利说明】可变电阻存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2012年10月30日向韩国知识产权局提交的申请号为10-2012-0121125的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明构思涉及一种可变电阻存储器件，且更具体而言，涉及一种三维(3D)层叠型可变电阻存储器件。
【背景技术】
[0004]随着移动数字信息通信和消费电子工业的迅速发展，预计到对现有的电荷控制器件的研究将遇到限制。因而，需要开发除了现有的电荷器件以外的新构思的新功能的存储器件。具体地，需要开发具有大容量、超高速率和超低功率的下一代的存储器件。
[0005]目前，使用电阻元件作为存储介质的阻变存储器件已被提出作为下一代的存储器件。典型的阻变存储器件包括:相变随机存取存储器(PCRAM)、电阻RAM (ReRAM)以及磁阻RAM (MRAM)。
[0006]阻变存储器件可以基本由开关元件和电阻元件来配置。另外，阻变存储器件可以根据电阻元件的状态来存储数据“O”或“ I ”。
[0007]即使在阻变存储器件中，最优先的事是提高集成度和将尽可能多的存储器单元集成在狭小的面积中。此外，在阻变存储器件中，当多个存储器单元集成在有限面积中时，要确保开关性能。
【发明内容】
[0008]根据本发明的示例性实施例的一个方面，提供了一种可变电阻存储器件。所述可变电阻存储器件可以包括:半导体衬底；列选择开关，所述列选择开关形成在半导体衬底上；层叠栅，所述层叠栅形成在列选择开关上，其中，所述层叠栅包括被层叠成彼此绝缘的多个导电层；双向阈值开关(ovonic threshold switch, 0TS)材料层,所述OTS材料层形成在层叠栅上，并且与列选择开关连接；以及可变电阻材料层，所述可变电阻材料层形成在OTS材料层的表面上。
[0009]根据本发明的示例性实施例的另一个方面，提供了一种可变电阻存储器件。所述可变电阻存储器件可以包括:半导体衬底；以及多个存储器单元，所述多个存储器单元层叠在半导体衬底上并且彼此串联连接。多个存储器单元中的每个包括双向阈值开关(OTS)和可变电阻层。
[0010]根据本发明的示例性实施例的另一个方面，提供了一种可变电阻存储器件。所述可变电阻存储器件包括:多个列选择开关；多个可变电阻存储器单元，所述多个可变电阻存储器单元被配置成层叠，并且通过多个列选择开关来选择；以及位线，所述位线与多个可变电阻存储器单元连接。多个可变电阻存储器单元中的每个包括双向阈值开关(OTS)元件以及与OTS元件并联连接的可变电阻器，所述OTS元件被层叠的多个字线选择性地驱动。
[0011]在以下标题为“【具体实施方式】”的部分中描述这些以及其他的特征、方面和实施例。
【专利附图】
【附图说明】
[0012]通过以下结合附图进行的详细描述，本发明的主题的以上和其他的方面、特征以及优点将变得更容易理解，其中:
[0013]图1是说明根据本发明构思的一个示例性实施例的可变电阻存储器件的电路图；
[0014]图2是说明应用到本发明构思的一个示例性实施例的双向阈值开关(OTS)的电压电流特性的曲线图；
[0015]图3和4是说明根据本发明构思的一个示例性实施例的可变电阻存储器件的操作的示图；以及
[0016]图5至9是示出制造根据本发明构思的示例性实施例的可变电阻存储器件的方法的截面图。
【具体实施方式】
[0017]在下文中，将参照附图来更详细地描述示例性实施例。
[0018]本文参照截面图来描述示例性实施例,截面图是示例性实施例(以及中间结构)的示意性图示。结果，可以预料到图示的形状变化，例如制造技术和/或公差。因而，示例性实施例不应被解释为限于本文所说明`的区域的特定形状，而是应被理解成可以包括例如来自于制造的形状差异。因而，在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。在本说明书中，相同的附图标记与本发明的各个附图和实施例中的相同编号的部分直接相对应。应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意味着“直接在某物上”，还意味着在具有中间特征部或中间层的情况下“在某物上”；“在…之上”不仅意味着在顶部上，还意味着在具有中间特征部或中间层的情况下在某物的顶部上。
[0019]参见图1，可变电阻存储器件10包括串联连接的多个存储器单元mCl、mC2、mC3以及 mc4。
[0020]多个存储器单元mcl至mc4可以串联连接在位线BL和公共源级线CS之间。换言之，串联连接的多个存储器单元mcl至mc4可以被顺序层叠在半导体衬底(未示出)上。在示例性实施例中，被层叠成串联连接的多个存储器单元mcl至mc4被称作且将被描述为列存储串SSl和SS2。
[0021]存储器单元mcl至mc4中的每个包括开关元件OTSl至0TS4中的每个以及可变电阻器Rl至R4中的每个。构成每个存储器单元的开关元件和可变电阻器可以彼此并联连接。在示例性实施例中，可以使用双向阈值开关(OTS)作为开关元件OTSl至0TS4。用于开关元件OTSl至0TS4的OTS元件是阈值电压基于电流或电压而改变的元件。这种OTS元件在美国专利N0.5694146中被详细公开。
[0022]应用于示例性实施例的沟道层(在下文中，被称作OTS材料层)可以包括包含选自締(Te)、硒(Se)、娃(Si)、砷(As)、钛(Ti)、硫(Si)以及铺(Sb)中的至少一种的硫族化物材料。相对于用于可变电阻器Rl至R4的可变电阻材料，用于OTS材料层的硫族化物材料可以具有较好的导电性和电流迁移率(current mob i I i ty )。
[0023]如图2所示，OTS元件具有以下特性:在未供应OTS元件的栅极电压的时段(a)中不产生电流I，并且在供应恒定栅极电压的时段(b)中电流I增大。因此，在示例性实施例中，可以利用通过OTS元件的栅极电压产生的电流，来执行从可变电阻器中读取/向可变电阻器中写入。
[0024]开关SWl和SW2是分别被配置成选择列存储串SSl和SS2的列选择开关。因而，开关SWl和SW2也被称作例如列选择晶体管SWl和SW2。
[0025]在下文中，将描述根据一个示例性实施例的可变电阻存储器件的操作。
[0026]在示例性实施例中，将描述从图1中的第一列存储串SSl的第二存储器单元mc2中读取数据/写入数据的一个实例。
[0027]参见图3，将高电压作为栅极电压VCl供应到被配置成选择第一列存储串SSl的第一列选择晶体管SWl。
[0028]随后，除了读取数据的第二存储器单元mc2以外的第一、第三和第四存储器单元mcl、mc3和mc4的OTS元件0TS1、0TS3以及0TS4被使能。换言之，将高电压供应为第一、第三和第四栅极电压VG1、VG3和VG4以使能第一、第三和第四OTS元件0TS1、0TS3以及0TS4，将低电压供应为第二栅极电压VG2以禁止第二 OTS元件0TS2。高电压可以与可以在OTS元件中产生电流的范围内的电压相对应，低电压可以表不未供给电压的状态。
[0029]结果，第四、第三以及第一存储器单元mc4、mc3和mcl的第四、第三以及第一 OTS元件0TS4、0TS3以及OTSl导通以形成电流路径。第二存储器单元mc2的第二 OTS元件0TS2被禁止，所以经过第二可变电阻器R2形成电流路径。
[0030]因此，从位线BL提供的写入电流Iwrite经由第四OTS元件0TS4和第三OTS元件0TS3、第二可变电阻器R2以及第一 OTS元件OTSl流向公共源极线CS，由此数据被写入在第二可变电阻器R2中。
[0031 ] 参见图4，在与上述写入操作相同的导通/关断状态下，读取电流Iread从位线BL被提供到选中的列存储串SS1。读取电流Iread经由相应的电流路径而到达与接地端子连接的公共源极线CS。写入在第二可变电阻器R2中的数据可以基于到达公共源级线CS的电流的测量值来变化。读取电流Iread可以具有不影响可变电阻器R2的结晶状态的电平。换言之，读取电流Iread可以具有比写入电流Iwrite更低的值。
[0032]图5至9是说明制造根据本发明构思的示例性实施例的可变电阻存储器件的方法的截面图。
[0033]参见图5，在半导体衬底100上形成公共源极区105。公共源极区105可以包括例如杂质区或导电层。
[0034]在公共源极区105上形成具有恒定厚度的导电层，然后将导电层图案化以形成沟道柱体110。将杂质注入到沟道柱体110的上部中以形成漏极区115。因而，在沟道柱体110中限定沟道形成区。
[0035]沟道柱体110可以形成在被限定为列存储串SSl和SS2的每个区域中。栅绝缘层120沉积在形成有沟道柱体110的半导体衬底100上。栅极125被形成为包围沟道柱体110。栅极125可以形成为具有与沟道形成区相对应的高度(或厚度)。因此，形成了垂直列选择晶体管SWl和SW2中的每个。
[0036]层间绝缘层130形成在形成有列选择晶体管SWl和SW2的半导体衬底100上。层间绝缘层130可以被形成为具有使得列选择晶体管SWl和SW2掩埋于其中的厚度。然后，将层间绝缘层130平坦化以暴露漏极区115。随后，可以通过常规方法在暴露的漏极区115中形成欧姆层135。在示例性实施例中，例如，硅化物层可以用作欧姆层135。
[0037]参见图6，通过在层间绝缘层130上交替沉积绝缘层140a、140b、140c和140d以及导电层145a、145b、145c和145d至少一次或更多次来形成层叠栅图案。在示例性实施例中，可以形成层叠栅图案，使得绝缘层140e被设置为最上层，并且将绝缘层140a、140b、140c、140d和140e以及导电层145a、145b、145c和145d以相应的顺序交替地层叠四次。
[0038]导电层145a、145b、145c以及145d可以是OTS晶体管的栅极材料，并且可以包括例如选自以下材料中的一种或更多种材料:掺杂多晶硅、钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钥(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAIN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAIN)、氮化钥硅(MoSiN)、氮化钥铝(MoAIN)、氮化钽硅(TaSiN)、氮化钽铝(TaAIN)、钛(Ti)、钨(W)、钥(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi )、钨钛(TiW)、氧氮化钛(TiON)、氧氮化钛铝(TiAlON)、氧氮化钨(WON)以及氧氮化钽(TaON)。
[0039]参见图7，刻蚀绝缘层 140a、140b、140c、140d和 140e 以及导电层 145a、145b、145c和145d，以形成暴露每个沟道柱体110上的欧姆层135的孔H。接着，栅绝缘层150被沉积在包括孔H的半导体衬底100的表面上，且被各向异性地刻蚀使得OTS晶体管的栅绝缘层150被沉积在孔H的侧壁部分上。
[0040]参见图8，OTS材料层155和可变电阻材料层160被顺序沉积在包括形成在孔H的侧壁部分上的栅绝缘层150的半导体衬底100的表面上。OTS材料层155可以包括选自碲(Te)、硒(Se)、锗(Ge)、硅(Si)、砷(As)、钛(Ti)、硫(S)和锑(Sb)中的至少一种。可以控制OTS材料层155的成分，使得OTS材料层155具有负微分电阻(negative differentialresistance,NDR)特性。可变电阻材料层160可以包括选自如下材料中的一种:用于ReRAM的材料的PCMO层、用于PCRAM的材料的硫族化物层、用于MRAM的材料的磁性层、用于自旋转移力矩磁阻RAM (STTMRAM)的材料的磁化反转器件层、以及用于PoRAM的材料的聚合物层。粘合改进层(未示出)可以插入在OTS材料层155和可变电阻材料层160之间。此外，OTS材料层155可以被形成为比可变电阻材料层160更厚，使得当OTS晶体管导通时，电流可以被导向OTS晶体管而不是可变电阻器。此外，由于写入电流Iwrite根据可变电阻材料层160的沉积厚度而变化，所以低电流驱动是可能的。在示例性实施例中，在OTS材料层155和可变电阻材料层160之间的界面处产生的电阻器可以用作加热电极。
[0041]接着，在包括OTS材料层155和可变电阻材料层160的半导体衬底100上形成掩埋绝缘层165。将掩埋绝缘层165、可变电阻材料层160以及OTS材料层155平坦化，直到暴露出最上面的绝缘层140e，且因而将掩埋绝缘层165填充在孔H内。
[0042]参见图9，在将掩埋绝缘层165掩埋在设置在半导体衬底100上的孔H中的所得结构上形成位线170。
[0043]根据示例性实施例，将单元栅极层叠，并且将多个存储器单元形成为层叠在限定的空间中。因此，可以提高集成度。此外，与可变电阻存储器的行为几乎相同的OTS晶体管用作开关元件，且因而可以进一步改善开关特性。
[0044]本发明构思不限于上述示例性实施例。
[0045]尽管在示例性实施例中将列选择晶体管设置在层叠栅和半导体衬底之间，列选择晶体管也可以设置在层叠栅和位线之间。
[0046]本发明的上述实施例是说明性的，而不是限制性的。各种替换和等同是可以的。本发明不限于本文描述的实施例，且本发明也不限于任何特定类型的半导体器件。考虑到本公开内容，其它的添加、删减或改型也是显然的，并且意在落入所附权利要求的范围内。
【权利要求】
1.一种可变电阻存储器件，包括: 半导体衬底； 列选择开关，所述列选择开关形成在所述半导体衬底上； 层叠栅，所述层叠栅形成在所述列选择开关上，其中，所述层叠栅包括被层叠成彼此绝缘的多个导电层； 双向阈值开关OTS材料层，所述双向阈值开关材料层形成在所述层叠栅上，并且与所述列选择开关连接；以及 可变电阻材料层，所述可变电阻材料层形成在所述OTS材料层的表面上。
2.如权利要求1所述的可变电阻存储器件，其中，所述列选择开关包括垂直沟道晶体管， 其中，所述垂直沟道晶体管包括: 公共源极区，所述公共源极区形成在所述半导体衬底上； 沟道柱体，所述沟道柱体形成在所述公共源极区上； 漏极，所述漏极形成在 所述沟道柱体的上部区域中； 栅极，所述栅极包围所述沟道柱体的外周缘；以及 第一栅绝缘层，所述第一栅绝缘层插入在所述沟道柱体和所述栅极之间。
3.如权利要求2所述的可变电阻存储器件，其中，所述层叠栅被形成为位于所述漏极的任意一侧。
4.如权利要求2所述的可变电阻存储器件，其中，所述OTS材料层形成在所述层叠栅的侧壁和所述垂直沟道晶体管的漏极上。
5.如权利要求4所述的可变电阻存储器件，其中，所述OTS材料层包括选自碲Te、硒Se、硅S1、砷As、钛T1、硫S以及锑Sb中的至少一种，且其中，所述OTS材料层具有负微分电阻NDR特性。
6.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻材料层包括用于ReRAM的材料的PCMO层、用于PCRAM的材料的硫族化物层、用于MRAM的材料的磁性层、用于自旋转移力矩磁阻RAM的材料的磁化反转器件层、或者用于PoRAM的材料的聚合物层。
7.—种可变电阻存储器件，包括: 半导体衬底；以及 多个存储器单元，所述多个存储器单元层叠在所述半导体衬底上，并且彼此串联连接，其中，所述多个存储器单元中的每个包括双向阈值开关OTS和可变电阻层。
8.如权利要求7所述的可变电阻存储器件，其中，所述OTS和所述可变电阻层彼此并联连接。
9.如权利要求7所述的可变电阻存储器件，其中，所述OTS包括被层叠成彼此绝缘的多个栅极，并且所述OTS被配置成基于所述多个栅极的选择而导通。
10.一种可变电阻存储器件，包括: 多个列选择开关； 多个可变电阻存储器单元，所述多个可变电阻存储器单元被配置成层叠，并且通过所述多个列选择开关来选择；以及 位线，所述位线与所述多个可变电阻存储器单元连接，其中，所述多个可变电阻存储器单元中的每个包括双向阈值开关OTS元件以及与所述OTS元件并联连接的可变电阻器`，所述OTS元件被层叠的多个字线选择性地驱动。
【文档编号】H01L45/00GK103794619SQ201310192818
【公开日】2014年5月14日 申请日期:2013年5月22日 优先权日:2012年10月30日
【发明者】朴南均 申请人:爱思开海力士有限公司