半导体器件及半导体器件的制造方法
【专利摘要】本发明涉及半导体器件及半导体器件的制造方法。该半导体器件的制造方法包括在半导体本体中形成沟槽。所述方法进一步包括通过等离子体掺杂来经由沟槽的侧壁掺杂半导体本体的一部分。
【专利说明】半导体器件及半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及半导体器件及半导体器件的制造方法。
【背景技术】
[0002]半导体应用中的关键组件是固态开关。例如，开关打开并关闭汽车应用或工业应用的负载。固态开关通常包括例如场效应晶体管(FET)如金属氧化物半导体FET (MOSFET)或绝缘栅双极型晶体管(IGBT )。
[0003]对固态开关的关键需求是低导通状态电阻(Ron)和高击穿电压(Vbr)。最大程度降低导通状态电阻通常以降低击穿电压为代价。因此，必须满足Ron与Vbr之间的权衡。
[0004]超结结构广泛用于改善导通状态电阻与击穿电压之间的权衡。在传统的η沟道超结器件中，交替的η掺杂区域和P掺杂区域替换一个相对低的η掺杂漂移区。在导通状态下，电流流过降低Ron的超结器件的η掺杂区域。在断开或闭锁状态下，P掺杂区域和η掺杂区域彼此耗尽或彼此补偿以提供高Vbr。补偿结构设计是改善Ron与Vbr之间的权衡的一个关键因素。
[0005]因此，需要一种具有改善的补偿结构设计的超结器件的制造方法及超结器件。
【发明内容】
[0006]根据半导体器件的制造方法的一个实施方式，该方法包括在半导体本体中形成沟槽。该方法进一步包括通过等离子体掺杂来经由沟槽的侧壁掺杂半导体本体的一部分。
[0007]根据半导体器件的一个实施方式，该半导体器件包括位于从第一侧延伸进半导体本体的沟槽的侧壁上的第一导电类型的第一半导体区域。半导体本体进一步包括第一导电类型的漂移区。该半导体器件进一步包括沟槽中的第一导电区域上方的第一半导体层。第一半导体层为与第一半导体类型互补的第二导电类型。第一半导体区域的第一导电类型由第一半导体区域中的第一种掺杂剂确定。第一种掺杂剂的掺杂分布(doping profile)从第一半导体区域中的最大值下降至漂移区中的最小值或最小掺杂稳定水平(minimum dopingplateau)。最大值时的掺杂值至少是最小值或最小掺杂稳定水平时的掺杂的十倍。
[0008]在阅读下面的详细描述并参照附图后，本领域技术人员将认识到其他的特征和优点。
【专利附图】
【附图说明】
[0009]包括了附图来提供对本发明的进一步理解，其被并入本说明书并构成本说明书的一部分。附图示出了本发明的实施方式，并且与文字描述一起用于解释本发明的原理。很容易了解本发明的其他实施方式和许多本发明的预期优点，因为它们通过参照以下的详细描述而变得更好理解。附图的元件不一定彼此成比例。同样的参考标号指的是对应的类似部分。
[0010]图1是根据实施方式的半导体器件的制造方法的一个实施方式的示意流程图。[0011]图2A至图2F是超结器件的制造方法的一个实施方式中的不同工艺阶段的半导体本体的剖视图。
[0012]图3A至图3F是超结器件的制造方法的另一个实施方式中的不同工艺阶段的半导体本体的示意性剖视图。
[0013]图3G是沿图3F的A-A’线的p掺杂和η掺杂的分布(profile)的示意图。
[0014]图4A至图4J示出了超结器件的制造方法的又一个实施方式中的不同工艺阶段的半导体本体的示意性剖视图。
【具体实施方式】
[0015]在以下的详细描述中，参照构成其一部分的附图，在附图中，通过图解示出了可以实施本发明的【具体实施方式】。在这方面，参照所描述的图的方向来使用诸如“顶”、“底”、“正”、“背”、“引导(leading)”、“追随”、“在……之上”、“在上面”、“在下面”等的方向性术语。由于实施方式的组件可以位于多个不同方位，因此方向术语用于说明目的而并不是进行限制。需要理解，在不背离本发明的范围的情况下，可以使用其他实施方式，并且可以进行结构和逻辑修改。例如，被示出或描述为一个实施方式的一部分的特征可以用于其他实施方式或与其他实施方式结合来产生新的实施方式。本发明包括这种修改和变化。使用不应理解为限制所附权利要求的范围的特定语言来描述实例。附图不是按比例的，并且仅用于说明性目的。为了清楚起见，如果没有另外说明，相同的元件或制造过程在不同附图中用相同参考标号标出。
[0016]此说明书中使用的术语“横向”和“水平”意在描述与半导体衬底或半导体本体的第一表面平行的方向。例如，这可以是晶片或芯片(die)的表面。
[0017]此说明书中使用的`术语“纵向”意在描述与半导体衬底或半导体本体的第一表面垂直地布置的方向。
[0018]在此说明书中使用的术语“耦接”和/或“电耦接”并不意味着表示元件必须直接耦接在一起，可以在“耦接”或“电耦接”的元件之间设置中间元件。术语“电连接”旨在描述电连接在一起的元件之间的低电阻电连接。
[0019]在此说明书中，η掺杂可以指第一导电类型，而P掺杂是指第二导电类型。不言而喻，半导体器件可以用相反的掺杂关系来形成，因此第一导电类型可以是P掺杂而第二导电类型可以是η掺杂。此外，一些图通过在掺杂类型旁边标明“-”或“ + ”来示出相对掺杂浓度。例如，“η_”表示小于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域大的掺杂浓度。然而，除非另有说明，否则标明相对掺杂浓度并不意味着相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的η+区域可以具有不同的绝对掺杂浓度。例如，这同样适用于η.和P+区域。
[0020]此说明书中描述的【具体实施方式】涉及但不限于由场效应控制的功率半导体器件，并且特别涉及诸如MOSFET的单极器件。
[0021]此说明书中使用的术语“场效应”意在描述半导体沟道区域中的“反向沟道”的电场介导形成和/或导电控制和/或反向沟道的形状。
[0022]在本说明书的上下文中，术语“M0S”(金属氧化物半导体)应当理解为包括更通用的术语“MIS”(金属绝缘体半导体)。例如，术语MOSFET (金属氧化物半导体场效应晶体管)应当理解为包括具有不是氧化物的栅极绝缘体的FET，即，分别以更通用术语含义IGFET(绝缘栅极场效应晶体管)和MISFET使用术语MOSFET。
[0023]图1示出了半导体器件的制造方法的示意流程图。该方法包括在半导体本体中形成沟槽(S100)以及通过等离子体掺杂来经由沟槽的侧壁掺杂半导体本体的一部分(SllO)0
[0024]半导体本体可以是预处理单晶半导体衬底，例如单晶硅衬底(Si衬底)、SiC衬底、GaN衬底、GaAs衬底或绝缘体上娃衬底(silicon-on-1nsulator substrate)。半导体本体在单晶半导体衬底上不包括掺杂和/或未掺杂层，或者可包括一个或多个掺杂和/或未掺杂层，例如外延半导体层。例如，形成在单晶半导体衬底上的半导体层的厚度以及一个或若干层的掺杂可以针对要形成在半导体本体中的半导体器件的所需电压闭锁能力(voltageblocking capability)适当进行选择。具体地,半导体本体的掺杂程度应被选择为使得最终补偿器件对所需闭锁性能(blocking behavior)来说是足够的。
[0025]沟槽可以采用合适的工艺，例如干法和/或湿法蚀刻来形成。例如，沟槽可以采用各向异性等离子体蚀刻工艺，例如使用合适的蚀刻气体(例如，Cl2, Br2, CCl4, CHC13、CHBr3>BCl3^HBr中的至少一种)的反应离子蚀刻(RIE)形成在硅本体中。根据实施方式，沟槽的侧壁可以稍微呈锥形，例如包括88°和99°之间的锥角。稍微呈锥形的沟槽侧壁可能有利于避免在填满沟槽时出现槽腔(trench cavity)。
[0026]经由沟槽的侧壁对半导体本体的一部分进行等离子体掺杂允许在低能量下进行高剂量注入并且也被称为PLAD (等离子体掺杂)或PIII (等离子体浸没离子注入)。这些方法允许在沟槽侧壁上对半导体本体的一部分进行精确掺杂。在沟槽侧壁上对半导体本体的一部分进行共形掺杂(conformal doping)可以通过向由包括掺杂剂气体的射频(RF)等离子体包围的衬底施加电压来实现。离子与中性原子之间的碰撞以及衬底的偏压导致掺杂剂发生广泛的环形分布，从而允许在沟槽侧壁上方进行均匀掺杂。此外，半导体本体的一部分中掺杂剂量的小纵向梯度可通过等离子体掺杂来实现。这允许电荷补偿程度发生纵向变化，从而提高制造的稳定性和/或雪崩鲁棒性。掺杂剂量的纵向变化可以小于20%,或小于10%或小于5%。
[0027]当利用PLAD进行掺杂时，半导体衬底，例如半导体晶片，暴露在包括掺杂剂离子的等离子体中。这些离子由电场朝衬底加速并注入衬底的暴露表面。注入剂量可经由直流电压脉冲(例如负电压脉冲)进行调整或控制。法拉第系统允许对剂量进行调整或控制。两套线圈，即，水平线圈和纵向线圈允许生成等离子体并使其保持均匀。离子密度可经由线圈与衬底之间的距离进行调整。纵向线圈和水平线圈之间的相互作用允许对均匀性和离子密度进行调整或控制。
[0028]掺杂剂至半导体本体中的穿透深度以及注入剂量可经由施加在半导体衬底与包围该衬底的屏蔽环之间的脉冲直流电压进行调整。
[0029]根据实施方式，通过等离子体掺杂来掺杂半导体本体的一部分包括以5xlOncm_2至5xl012cm_2的范围内或7xlOncm_2至2xl012cm_2的范围内的剂量经由侧壁将掺杂剂引入半导体本体的一部分。此相对较低的剂量要求对通常使用的脉冲直流电压进行修改。通常情况下，采用这些技术注入超过IO15CnT2的剂量。根据实施方式，直流电压脉冲的脉冲距离在100μ s至IOms范围内，尤其是在500μ s至5ms之间进行调整。将DC电压脉冲上升时间设置为例如小于0.1 μ S的值。根据实施方式,脉冲宽度在0.5ys至20ys或Iys至IOys的范围内。
[0030]根据实施方式，半导体本体包括第一导电类型的漂移区。通过等离子体掺杂来掺杂半导体本体的一部分包括利用与第一导电类型互补的第二导电类型的掺杂剂来掺杂半导体本体的一部分。根据一个实施方式，半导体本体的掺杂部分构成电荷补偿区域，例如，超结半导体器件的η掺杂漂移区之间的P掺杂柱(p-doped column)。根据另一实施方式，晶体管或二极管器件被形成为半导体器件并包括半导体本体的掺杂部分作为纵向边缘终止结构(edge termination structure)。根据实施方式，半导体器件为包括至少IOOV或至少300V的击穿电压或电压闭锁能力的功率半导体器件。
[0031]根据实施方式，关于在侧壁上对半导体的一部分进行等离子体掺杂，沿纵向方向在硅半导体本体中的掺杂变化可以通过针对η掺杂高能量注入质子或针对P掺杂高能量注入氦来实现。这允许提高器件的雪崩耐久性。
[0032]可以随后进行用于制造例如源极、漏极、本体、高度掺杂接触区及栅极结构、沟槽填充物、介电层、层间电介质、导电层(比如高度掺杂半导体层或金属层)的半导体区的其他工艺步骤以完成半导体器件。
[0033]图2Α至图2F示出了加工半导体器件的不同阶段的η _掺杂半导体本体210的示意性剖视图。掩模212形成在半导体本体210的第一侧214上。例如通过光刻法对掩模212进行图案化处理产生掩模开口。利用各向异性蚀刻工艺比如RIE从第一侧214到半导体本体210中形成沟槽216。
[0034]例如，沟槽216的宽度w可以在0.Ιμπι至15 μ m的范围内或者可以在Ιμπι至10 μ m的范围内。沟槽216的深度可以在ΙΟμ--至120 μ m的范围内或者可以在20 μ m至60 μ m的范围内。例如，深度d可以针对要制造的半导体器件的所需电压闭锁能力适当进行选择。
[0035]参照图2B中所示的半导体本体210的示意性剖视图，执行利用针对P掺杂配置的工艺气体(例如BF3和/或B2H6)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致在沟槽216的侧壁220a、220b以及底侧222上对半导体本体210的一部分218的p掺杂(图2C)。掺杂剂的穿透深度，或者换句话说，PLAD之后的部分218的厚度相对较低，例如在
0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内或者甚至在Inm至3nm的范围内，因为在PLAD中使用100V至12kV范围内的比较低的电压来使离子朝半导体衬底加速。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。
[0036]参照图2D中示出的半导体本体210的示意性剖视图，例如采用蚀刻工艺从第一侧214上除去掩模212。此外，任选的向外扩散阻挡层224形成在沟槽216的侧壁220a、220b和底侧222上。任选的向外扩散阻挡层224用作半导体本体210的p掺杂部分218的衬里(line，用作...的衬里)。向外扩散阻挡层224阻碍或避免通过等离子体掺杂引入部分218的P型掺杂剂向外扩散。这允许在半导体本体210内保持注入剂量。换句话说，向外扩散阻挡层224允许提高超结器件中的电荷补偿的精度。例如，向外扩散阻挡层224可以在低温下，例如在300 V至700 V的温度或400 V至600 V的温度下，通过CVD形成为硅层。根据另一实施方式，向外扩散阻挡层224可通过沉积非晶硅层，随后在通常400°C至600°C的温度下使非晶硅层结晶来形成。替代地或附加地，向外扩散阻挡层224可以由绝缘层构成或包括绝缘层，例如通过CVD或等离子体增强CVD (PECVD)形成的氧化层。在图2A至图2F中所示的实施方式中，部分218覆盖沟槽216的底侧222。根据另一实施方式，例如可采用蚀刻工艺从沟槽216的底侧222除去部分218。根据又一实施方式，覆盖沟槽216的底侧222的部分218可以反向掺杂，从而在底侧222产生η掺杂。通过加热来执行通过等离子体掺杂引入的P型掺杂剂的扩散以便在PLAD或PIII之后加宽由于这些方法实现的掺杂剂的低穿透深度而造成的比较小的分布。
[0037]向外扩散阻挡层224和/或作为向外扩散阻挡层224的一部分的任选的绝缘层可以在扩散之后采用蚀刻工艺来除去。但在沉积硅的情况下，这通常是不必要的。
[0038]参照图2Ε中所示的半导体本体210的示意性剖视图，沟槽216至少部分用绝缘材料(例如氧化物或氮化物)和/或半导体材料(例如采用横向外延工艺或CVD形成的外延硅层)来填充。由此，填充材料226填充沟槽216。在用半导体材料来填充沟槽216的情况下，半导体材料可以是未掺杂的或者通常可以包括比P掺杂部分218的由上述等离子体掺杂而引入的掺杂浓度小的掺杂浓度或者可以包括与半导体本体210的掺杂类似的掺杂浓度，从而可以有利于电流在低电阻下流动。
[0039]根据实施方式，执行加热以便进一步加宽P掺杂部分218的横向掺杂分布。
[0040]参照图2F中所示的半导体本体210的示意性剖视图，示出了制造超结半导体器件的进一步工艺。例如，通过离子注入P型掺杂剂比如硼(B)在第一侧214上形成P掺杂本体区域228。此外，例如，通过离子注入η型掺杂剂比如磷(P)在第一侧214的ρ掺杂本体区域228中形成η.掺杂源区230。此外，在第一侧214上形成包括栅极电介质234和栅极电极236的平坦栅极结构232。随后可以制造通过触点互连或连接至半导体本体的其他已知的元件(例如与第一侧214相反的第二侧上的漏极、电介质层比如层间电介质以及导电层比如金属化层)以完成超结器件。在图2F中所示的示例性器件中，部分218构成超结器件的电荷补偿区域。根据其他实施方式，沟槽216和部分218可构成在围绕晶体管器件(例如IGBT或M0SFET)的有源单元区域(active cell area)的边缘终止区域中的纵向边缘终止结构。
[0041]图3A至图3F示出了加工超结半导体器件的不同阶段的η _掺杂半导体本体310的示意性剖视图。掩模312形成在半导体本体310的第一侧314上。例如通过光刻法对掩模312进行图案化处理产生掩模开口。利用各向异性蚀刻工艺比如RIE从第一侧314到半导体本体310中形成沟槽316。
[0042]可以如针对图2Α至图2F中所示的实施方式所述那样选择沟槽316的尺寸，例如宽带w和深度d。相邻沟槽316中间之间的间距P可以为0.2 μ m至50 μ m或者为0.5 μ m至30 μ m,甚至可以为I μ m至5 μ m。执行利用针对η掺杂配置的工艺气体(例如PF3和/或PH3)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致在沟槽316的侧壁320a、320b以及底侧322上对半导体本体310的一部分318的η掺杂(图3Β)。掺杂剂的穿透深度，或者换句话说，PLAD之后的部分318的厚度比较小，例如在0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内，或者甚至在Inm至3nm的范围内，因为在PLAD中使用100V至12kV范围内的较低电压来朝半导体衬底加速离子。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。根据一个实施方式，经由侧壁320a、320b的单位面积通过等离子体掺杂引入的掺杂剂的剂量至少是沟槽316之间的半导体本体310的部分的掺杂剂的剂量(对应于(p-w)/2x N，其中N为在沟槽316之间的η _掺杂半导体本体310的净掺杂)的5倍，或者甚至是10倍或20倍。此外，例如，采用蚀刻工艺从第一侧314上除去掩模312。
[0043]参照图3C中示出的半导体本体310的示意性剖视图，采用横向外延法或CVD在沟槽316中的部分318上形成第一半导体层340，例如共形未掺杂或轻掺杂的硅层。例如，横向外延工艺或低压CVD (LPCVD)可以用于实现第一半导体层340的共形沉积(conformald印osition)，第一半导体层340用作沟槽316的侧壁320a、320b以及底侧322的衬里。例如，第一半导体层340的厚度可以为宽度w的5%至30%或10%至20%。
[0044]参照图3D中示出的半导体本体310的示意性剖视图，执行利用针对P掺杂配置的工艺气体(例如BF3和/或B2H6)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致第一半导体层340的ρ掺杂。掺杂剂的穿透深度，或者换句话说，PLAD之后的第一半导体层340的掺杂部分342的厚度较低，例如在0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内，或者甚至在Inm至3nm的范围内(图3E)。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。根据实施方式，经由侧壁320a、320b的单位面积通过等离子体掺杂引入的掺杂剂的剂量从通过等离子体掺杂事先引入部分318的掺杂剂的剂量偏离小于10%，或小于5%，或甚至小于3%。
[0045]进一步参照图3E中所示的半导体本体310的示意性剖视图，沟槽316用绝缘材料(例如氧化物或氮化物)和/或半导体材料(例如采用横向外延或CVD形成的外延硅层)来填充。由此，填充材料326填充沟槽316。在用半导体材料填充沟槽316的情况下，半导体材料可以是未掺杂的或者可以包括比由η掺杂的部分318或ρ掺杂的第一半导体层340的上述等离子体掺杂而引入的掺杂浓度小的掺杂浓度。
[0046]在掺杂第一半导体层340的等离子体和填充沟槽316之间，如图2D所示的向外扩散阻挡层可以形成在第一半导体层340上，然后分别进行加热以加宽部分318、342中的ρ掺杂和η掺杂的横向分布。任选地，可在第一等离子体掺杂工艺之后利用后继高温步骤直接沉积防止向外扩散的掩模，并且任选除去该掩模。
[0047]参照图3F中所示的半导体本体310的示意性剖视图，例如采用化学机械抛光(CMP)和/或采用等离子体回蚀刻(plasma etch back)在第一侧340使半导体本体310平坦化。由此，从第一侧314除去第一半导体层340。
[0048]以下是制造超结半导体器件的进一步的工艺。在这方面的进一步的细节，参照图2F及说明书的相关部分。
[0049]图3G是沿图3F的A_A’线的ρ掺杂和η掺杂的分布的示意图。
[0050]分布的横向宽度取决于导致通过扩散加宽分布的热预算(thermal budget)。一种η掺杂剂的掺杂分布N从部分318中的最大值Nmax降至漂移区(其是沟槽316之间的半导体本体310的部分)中的最小掺杂稳定水平Nmin。在最大值Nmax的掺杂值至少是在最小掺杂稳定水平Nmin的掺杂的十倍或二十倍。根据分布N的横向扩展程度,最小稳定水平可以是最小值。一种P掺杂剂的掺杂分布P在部分342中具有最大值Pmax。
[0051]图4A至图4J示出了加工超结半导体器件的不同阶段的η _掺杂半导体本体410的示意性剖视图。掩模412形成在半导体本体410的第一侧414上。例如通过光刻法对掩模412进行图案化而产生掩模开口。利用各向异性蚀刻工艺比如RIE从第一侧414到半导体本体410中形成沟槽416。[0052]可以如针对图2A至图2F中所示的实施方式所述地选择沟槽416的尺寸，比如宽带w和深度d。
[0053]执行利用针对η掺杂配置的工艺气体(例如PF3和/或PH3)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致在沟槽416的侧壁420a、420b以及底侧422上的半导体本体410的一部分418的η掺杂(图4Β)。掺杂剂的穿透深度，或者换句话说，PLAD之后的部分418的厚度较低，例如在0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内，或者甚至在Inm至3nm的范围内。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。根据实施方式，经由侧壁420a、420b的单位面积通过等离子体掺杂引入的掺杂剂的剂量至少是沟槽416之间的半导体本体410的部分的掺杂剂剂量(对应于(p-w)/2xN，其中N为η _掺杂半导体本体410在沟槽416之间的净掺杂)的5倍。此外，例如，采用蚀刻工艺从第一侧414上除去掩模412。
[0054]参照图4C中示出的半导体本体410的示意性剖视图，采用横向外延或CVD在沟槽416中的部分418上形成第一半导体层440，例如共形未掺杂或轻掺杂的硅层。例如，横向外延工艺或低压CVD (LPCVD)可以用于实现第一半导体层440的共形沉积，第一半导体层440用作沟槽416的侧壁420a、420b以及底侧422的衬里。例如，第一半导体层440的厚度可以为宽度w的2%至30%或5%至20%。
[0055]参照图4D中示出的半导体本体410的示意性剖视图，执行利用针对P掺杂配置的工艺气体(例如BF3和/或B2H6)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致第一半导体层440的ρ掺杂。掺杂剂的穿透深度，或者换句话说，PLAD之后的第一半导体层440的掺杂部分442的厚度较低，例如在0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内，或者甚至在Inm至3nm的范围内。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。此外，如上所述可形成防止向外扩散的掩蔽层。根据实施方式，通过等离子体掺杂法引入部分442的单位面积的掺杂剂的剂量是通过等离子体掺杂事先引入部分418的η掺杂剂的剂量的170%至230%，或190%至210%，或195%至205%。
[0056]参照图4Ε中所示的半导体本体410的示意性剖视图，例如采用各向异性蚀刻工艺从沟槽416的第一侧414和底侧422除去第一半导体层440。第二半导体层450，例如共形未掺杂或轻掺杂的硅层通过横向外延或CVD形成在沟槽416中的掺杂部分442上、底侧422上以及第一侧414上。例如，横向外延或低压CVD (LPCVD)可以用于实现第二半导体层450的共形沉积,第二半导体层450用作沟槽416的侧壁420a、420b以及底侧422的衬里。
[0057]参照图4F中所示的半导体本体410的示意性剖视图，执行利用针对η掺杂配置的工艺气体(例如PF3和/或PH3)通过PLAD或PIII进行的等离子体掺杂。等离子体掺杂导致第二半导体层450的η掺杂。掺杂剂的穿透深度，或者换句话说，PLAD之后的第二半导体层450的掺杂部分452的厚度较低，例如在0.2nm至20nm的范围内，或者在0.5nm至IOnm的范围内，或者甚至在Inm至3nm的范围内。至于等离子体掺杂的进一步参数，参照图1及说明书的相关部分。根据实施方式，经由侧壁420a、420b的单位面积通过等离子体掺杂引入部分452的掺杂剂的剂量对应于通过等离子体掺杂引入部分418的剂量。
[0058]参照图4G中所示的半导体本体410的示意性剖视图，采用各向异性蚀刻工艺从第一侧414和沟槽416的底侧422上除去第二半导体层450。
[0059]参照图4H中所示的半导体本体410的示意性剖视图，沟槽416用半导体材料(例如采用横向外延或CVD形成的外延硅层)填充。由此，填充材料466填满沟槽416。半导体材料可以是未掺杂的或者可以包括比通过上述等离子体掺杂法引入η掺杂部分452的掺杂浓度小的掺杂浓度。
[0060]参照图41中所示的半导体本体410的示意性剖视图，例如采用化学机械抛光(CMP)和/或采用等离子体回蚀刻在第一侧440使半导体本体410平坦化。由此，从第一侧314除去填充材料466。
[0061]参照图4J中所示的半导体本体410的示意性剖视图，示出了制造超结半导体器件的进一步工艺。例如通过离子注入P型掺杂剂比如硼(B)在第一侧414形成P掺杂本体区域428。此外，例如通过离子注入η型掺杂剂比如磷(P)在第一侧414的ρ掺杂本体区域428中形成η+掺杂源区430。此外，在第一侧414上形成包括栅极电介质434和栅极电极436的平坦栅极结构432。在与第一侧414相反的第二侧472形成漏极接触438。随后可以制造通过触点互连或连接至半导体本体的其他已知的元件(比如电介质层(例如层间电介质)以及导电层(比如金属化层))以完成超结器件。
[0062]如图4Α、图4Β所示的引入部分418的η剂量限定漂移区部分481a、481b和481c中的η掺杂。如图4D所示的引入部分442的ρ剂量限定电荷补偿区域482a、482b、482c、482d中的ρ掺杂。如图4F所示的引入部分452的η剂量限定漂移区部分483a、483b中的η掺杂。
[0063]上述实施方式允许用均匀沟槽侧壁掺杂制造具有精确电荷补偿及紧凑型设计的超结器件。
[0064]诸如“第一”、“第二”等术语用于描述不同的结构、元件、区域、部分等，但非限制性的。在整个描述中，同样的术语是指同样的元件。
[0065]术语“具有”、“含有”、“包括”、“包含”等是开放性术语，表明存在所述的元件或特征，但不排除另外的元件或特征。除非上下文中另外清楚地表明，否则冠词“a”、“an”和“the”意在包括多个以及一个。
[0066]应当理解，除非另有特别说明，否则这里描述的各个实施方式的特征可以相互组
口 ο
[0067]尽管本文已经示出并描述了【具体实施方式】，但是本领域普通技术人员可以理解的是，在不背离本发明的范围的情况下，各种替换和/或等同的实施方案可以用于替代所示出和描述的【具体实施方式】。本申请旨在覆盖这里描述的【具体实施方式】的任何调整或变化。因此，本发明仅由权利要求书及其等同内容限定。
【权利要求】
1.一种半导体器件的制造方法，包括: 在半导体本体中形成沟槽；以及 通过等离子体掺杂来经由所述沟槽的侧壁掺杂所述半导体本体的一部分。
2.根据权利要求1所述的方法，其中，所述半导体器件具有至少100V的击穿电压。
3.根据权利要求1所述的方法,其中,通过等离子体掺杂来掺杂所述半导体本体的所述一部分包括以5X10nCm-2至5xl012Cm-2的剂量经由所述沟槽的侧壁将掺杂剂引入所述半导体本体的所述一部分。
4.根据权利要求1所述的方法,其中,通过等离子体掺杂来掺杂所述半导体本体的一部分包括在100μ s至10ms的范围内调整直流电压脉冲距离。
5.根据权利要求1所述的方法,其中，通过等离子体掺杂来掺杂所述半导体本体的一部分包括在0.5μ s至20μ s的范围内调整直流电压脉冲宽度。
6.根据权利要求1所述的方法,其中，通过等离子体掺杂来掺杂所述半导体本体的所述一部分包括调整直流电压脉冲上升时间小于0.1 μ S。
7.根据权利要求1所述的方法，进一步包括用绝缘材料填充所述沟槽。
8.根据权利要求1所述的方法，进一步包括用半导体材料填充所述沟槽。
9.根据权利要求1所述的方法，进一步包括在所述半导体本体的掺杂部分上形成第一半导体层。
10.根据权利要求9所述的方法，其中，在所述半导体本体的掺杂部分上形成所述第一半导体层包括通过横向外延或低温化学气相沉积形成硅层。
11.根据权利要求9所述的方法，其中，在所述半导体本体的掺杂部分上形成所述第一半导体层包括: 在所述半导体本体的掺杂部分上形成非晶硅层；以及 通过热处理使所述非晶硅层结晶。
12.根据权利要求1所述的方法，进一步包括在所述半导体本体的所述一部分上形成绝缘向外扩散阻挡层。
13.根据权利要求1所述的方法，其中，超结器件被形成为包括所述半导体本体的掺杂部分作为电荷补偿层的所述半导体器件。
14.根据权利要求1所述的方法，其中，晶体管器件被形成为包括所述半导体本体的掺杂部分作为边缘终止结构的所述半导体器件。
15.根据权利要求1所述的方法，其中，所述半导体本体包括第一导电类型的漂移区，并且其中通过等离子体掺杂来掺杂所述半导体本体的所述一部分包括利用与所述第一导电类型互补的第二导电类型的掺杂剂来掺杂所述半导体本体的所述一部分。
16.根据权利要求1所述的方法，其中，所述半导体本体包括第一导电类型的漂移区，并且其中通过等离子体掺杂来掺杂所述半导体本体的所述一部分包括利用所述第一导电类型的掺杂剂来掺杂所述半导体本体的所述一部分，所述方法进一步包括: 在所述沟槽中在所述半导体本体的所述一部分上方形成第一半导体层；以及 利用与所述第一导电类型互补的第二导电类型的掺杂剂通过等离子体掺杂来掺杂所述第一半导体层。
17.根据权利要求16所述的方法，进一步包括用绝缘材料填充所述沟槽。
18.根据权利要求16所述的方法，进一步包括用半导体材料填充所述沟槽。
19.根据权利要求16所述的方法，进一步包括: 从所述沟槽的底侧除去所述第一半导体层； 在所述沟槽中的所述第一半导体层上方形成第二半导体层；以及 用所述第一导电类型的掺杂剂通过等离子体掺杂来掺杂所述第二半导体层。
20.—种半导体器件，包括: 在从第一侧延伸进半导体本体的沟槽的侧壁上的第一导电类型的第一半导体区域，其中，所述半导体本体进一步包括所述第一导电类型的漂移区； 在所述沟槽中的所述第一半导体区域上方的第一半导体层，其中，所述第一半导体层为与所述第一半导体类型互补的第二导电类型； 其中，所述第一半导体区域的所述第一导电类型由所述第一半导体区域中的第一种掺杂剂确定；并且 其中，所述第一种掺杂剂的掺杂分布从所述第一半导体区域中的最大值下降至所述漂移区中的最小值或最小掺杂稳定水平，在最大值的掺杂值至少是在所述最小值或所述最小掺杂稳定水平的掺杂的十倍。
21.根据权利要求20所述的半导体器件，其中，所述第一半导体区域用作从所述沟槽的底侧至在所述第一侧的所述沟槽的顶侧的所述侧壁的衬里。
22.根据权利要求20所述的半导体器件，其中，沿平行于所述第一侧的横向方向在所述沟槽的中心与所述漂移区的`中心之间的所述第一种掺杂剂的剂量为5X10nCm_2至5xl012cm 2。
23.根据权利要求22所述的半导体器件，其中，所述第一半导体层的所述第二导电类型由所述第一半导体层中的第二种掺杂剂确定，并且其中，沿平行于所述第一侧的横向方向在所述沟槽的中心与所述漂移区的中心之间的所述第二种掺杂剂的剂量从所述第一种掺杂剂的对应剂量偏离至少10%。
24.根据权利要求20所述的半导体器件，其中，所述半导体器件为超结器件并且所述第一半导体层为电荷补偿层。
【文档编号】H01L29/06GK103515202SQ201310219811
【公开日】2014年1月15日 申请日期:2013年6月4日 优先权日:2012年6月5日
【发明者】彼得·伊尔西格勒, 汉斯-约阿希姆·舒尔茨 申请人:英飞凌科技奥地利有限公司