一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，其中所述制造方法包括：提供半导体衬底，在所述半导体衬底上形成伪栅极结构，所述伪栅极结构包括自下而上层叠的界面层、局k介电层、A1203保护层、覆盖层和牺牲栅电极层；去除所述伪栅极结构中的牺牲栅电极层，形成栅沟槽；在所述栅沟槽内形成金属栅极结构。根据本发明，在伪栅极结构中的高k介电层和覆盖层之间形成A1203保护层，可以阻止后续形成于覆盖层之上的金属栅极结构中的由TiAl构成的功函数金属层中的A1向高k介电层中的扩散，提高半导体器件的可靠性。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体制造工艺，具体而言涉及一种形成具有高k-金属栅极结构的 NM0S的方法。
【背景技术】
[0002] 随着集成电路制造技术的不断革新，集成电路中的各种元件的尺寸不断缩小，同 时功能化密度不断增大。在按比例缩小的原则下不断发展的集成电路制造技术提高了生产 效率，降低了制造成本；同时，也带来了集成电路高功耗的问题。通过应用具有低功耗特点 的半导体器件构成集成电路，例如互补金属氧化物半导体（CMOS)，可以解决集成电路高功 耗的问题。
[0003] 典型的CMOS包括衬底上依次层叠的栅氧化物和多晶硅栅极。由于半导体器件 特征尺寸的不断减小，用高k栅介电质和金属栅极分别替代CMOS中的栅氧化物和多晶硅 栅极，可以改善CMOS的性能，进而衍生出形成具有高k-金属栅极结构的CMOS的高k-金 属栅工艺。对于具有较高工艺节点的CMOS而言，所述高k-金属栅工艺通常为后栅极 (gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述 伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层（capping layer)和牺牲栅电 极层构成；然后，在所述伪栅极结构的两侧形成侧壁结构，之后去除所述伪栅极结构中的 牺牲栅电极层，在侧壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层 (workfunction metal layer)、阻挡层（barrier layer)和浸润层（wetting layer);最后 进行金属栅极材料的填充，以在覆盖层上形成金属栅极结构。
[0004] 然而，对于CMOS而言，分别形成于NM0S和PM0S的高k-金属栅极结构中的功函 数金属层的功函数是不同的，通常来说，形成于PM0S的功函数金属层的功函数的范围为 4. 9-5. 2eV，形成于NM0S的功函数金属层的功函数的范围为3. 9-4. leV，二者相差较大。在 位于PM0S的功函数金属层的传统形成工艺中，通常选用钛铝合金（TiAl)作为构成其所需 功函数金属层的材料，当选用TiAl作为位于NM0S的功函数金属层的材料时，需要调整其具 有的功函数以满足NM0S对于其所需功函数金属层的功函数的要求。实施所述功函数的调 整通常需要对形成于NM0S的功函数金属层执行退火处理，在此过程中，TiAl中的A1向下 方的覆盖层乃至高k介电层扩散，导致最终形成的具有高k-金属栅极结构的NM0S存在较 为严重的漏电现象，影响CMOS的整体性能。
[0005] 因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体 衬底，在所述半导体衬底上形成伪栅极结构，所述伪栅极结构包括自下而上层叠的界面层、 高k介电层、A1 203保护层、覆盖层和牺牲栅电极层；去除所述伪栅极结构中的牺牲栅电极 层，形成栅沟槽；在所述栅沟槽内形成金属栅极结构。
[0007] 进一步，在去除所述牺牲栅电极层之前，还包括在所述伪栅极结构的两侧形成侧 壁结构以及在所述半导体衬底上形成层间绝缘层的步骤。
[0008] 进一步，所述侧壁结构至少包括氧化物层和/或氮化物层。
[0009] 进一步，所述A1203保护层的厚度为2-10埃。
[0010] 进一步，采用热氧化工艺形成所述界面层。
[0011] 进一步，采用化学气相沉积工艺形成所述高k介电层和所述牺牲栅电极层。
[0012] 进一步，采用化学气相沉积工艺或原子层沉积工艺形成所述A1203保护层。
[0013] 进一步，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述 覆盖层。
[0014] 进一步，所述金属栅极结构包括自下而上层叠的功函数金属层和金属栅极材料 层。
[0015] 进一步，所述功函数金属层和所述金属栅极材料层之间还包括自下而上层叠的阻 挡层和浸润层。
[0016] 进一步，采用干法蚀刻或湿法蚀刻实施所述牺牲栅电极层的去除。
[0017] 进一步，在实施所述牺牲栅电极层的去除之后，还包括执行湿法清洗的步骤，以去 除所述栅沟槽内残留的蚀刻物质和杂质。
[0018] 本发明还提供一种半导体器件，包括：半导体衬底；形成在所述半导体衬底上的 自下而上层叠的界面层、高k介电层、A1 203保护层和覆盖层；形成在所述覆盖层上的金属栅 极结构；形成在所述金属栅极结构两侧的间隙壁结构。
[0019] 进一步，所述A1203保护层的厚度为2-10埃。
[0020] 进一步，所述金属栅极结构包括自下而上层叠的功函数金属层和金属栅极材料 层。
[0021] 进一步，所述功函数金属层和所述金属栅极材料层之间还包括自下而上层叠的阻 挡层和浸润层。
[0022] 进一步，所述侧壁结构至少包括氧化物层和/或氮化物层。
[0023] 根据本发明，在伪栅极结构中的高k介电层和覆盖层之间形成A1203保护层，可以 阻止后续形成于覆盖层之上的金属栅极结构中的由TiAl构成的功函数金属层中的A1向高 k介电层中的扩散，提高半导体器件的可靠性。
【专利附图】
【附图说明】
[0024] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0025] 附图中：
[0026] 图1A-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器 件的示意性剖面图；
[0027] 图2为根据本发明示例性实施例的方法形成具有高k-金属栅极结构的NM0S的流 程图。
【具体实施方式】
[0028] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0029] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的形成具有高k_金属栅极结构的NM0S的方法。显然，本发明的施行并不限定于半导体领 域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细 描述外，本发明还可以具有其他实施方式。
[0030] 应当理解的是，当在本说明书中使用术语"包含"和/或"包括"时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合。
[0031] [示例性实施例]
[0032] 下面，参照图1A-图1F和图2来描述根据本发明示例性实施例的方法形成具有高 k_金属栅极结构的NM0S的详细步骤。
[0033] 参照图1A-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所 分别获得的器件的示意性剖面图。
[0034] 首先，如图1A所示，提供半导体衬底100,半导体衬底100的构成材料可以采用未 掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI)等。作为示例，在本实施例中，半导 体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离槽、埋层等，为了简化， 图示中予以省略。
[0035] 在半导体衬底100上依次形成界面层101、高k介电层102、氧化铝（A120 3)保护层 103、覆盖层104和牺牲栅电极层105。界面层101的材料包括氧化物，例如硅氧化物（SiO x)。 高k介电层102的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化 钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛等，特别优选的是氧化铪或氧化锫。覆盖层104 的材料包括氮化钛或氮化钽。牺牲栅电极层105的材料包括多晶硅。形成以上各层可以采 用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层101，采 用化学气相沉积工艺形成高k介电层102和牺牲栅电极层105,采用化学气相沉积工艺或原 子层沉积工艺形成A1 203保护层103,采用物理气相沉积工艺、化学气相沉积工艺或原子层 沉积工艺形成覆盖层104。界面层101可以改善高k介电层102与半导体衬底100之间的 界面特性，覆盖层104可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝）向 高k介电层102中的扩散。
[0036] A1203保护层103的厚度为2-10埃。由于A1203具有良好的热稳定性和阻止氧扩散 的特性，因此，在高k介电层102和覆盖层104之间形成A1 203保护层103,可以阻止后续形 成在覆盖层104之上的由TiAl构成的功函数金属层中的A1向高k介电层102中的扩散。
[0037] 接着，如图1B所示，依次蚀刻牺牲栅电极层105、覆盖层104、A120 3保护层103、高 k介电层102和界面层101，以在半导体衬底100上形成伪栅极结构106。在实施所述蚀刻 之前，需在牺牲栅电极层105形成具有伪栅极结构106图形的光刻胶层（图例中未示出）;接 着，以所述光刻胶层为掩膜，实施所述蚀刻；在实施所述蚀刻之后，采用灰化工艺去除所述 光刻胶层。
[0038] 接着，如图1C所示，在伪栅极结构106的两侧形成侧壁结构107,其中，侧壁结构 107至少包括氧化物层和/或氮化物层。形成侧壁结构107的方法为本领域技术人员所公 知，在此不再加以赘述。
[0039] 接着，如图1D所示，在半导体衬底100上形成层间绝缘层108,以覆盖伪栅极结构 106以及侧壁结构107。层间绝缘层108的材料为本领域中常用的各种材料，例如氧化物。 形成层间绝缘层108可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如化学气 相沉积工艺。然后，对层间绝缘层108实施化学机械研磨以露出伪栅极结构106的顶部。
[0040] 接着，如图1E所示，去除伪栅极结构106中的牺牲栅电极层105,得到栅沟槽109。 采用传统工艺完成对牺牲栅电极层105的去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻 所使用的蚀刻气体可以为氟基、氯基或溴基气体，湿法蚀刻所使用的腐蚀液可以为四甲基 氢氧化铵溶液（TMAH)。然后，执行湿法清洗过程，以去除栅沟槽109内残留的蚀刻物质和杂 质。
[0041] 接着，如图1F所示，在栅沟槽109内形成金属栅极结构114。作为示例，金属栅极 结构114包括自下而上层叠的功函数金属层110和金属栅极材料层113,其中，功函数金属 层113包括一层或多层金属或金属化合物，其构成材料包括钛错合金（TiAl);金属栅极材 料层113的构成材料包括铝。采用原子层沉积工艺或物理气相沉积工艺形成功函数金属层 110,采用化学气相沉积工艺或物理气相沉积工艺形成金属栅极材料层113。然后，执行化学 机械研磨以研磨上述各层材料，所述研磨在露出层间绝缘层108时终止。需要说明的是，在 功函数金属层110和金属栅极材料层113之间可以采用原子层沉积工艺或物理气相沉积工 艺形成自下而上层叠的阻挡层111和浸润层112,其中，阻挡层111的材料包括氮化钽或氮 化钛；浸润层112的材料包括钛。
[0042] 至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过 后续工艺完成整个半导体器件的制作。根据本发明，在伪栅极结构106中的高k介电层102 和覆盖层104之间形成A1203保护层103,可以阻止后续形成于覆盖层104之上的金属栅极 结构114中的由TiAl构成的功函数金属层110中的A1向高k介电层102中的扩散，提高 NM0S器件的可靠性。
[0043] 参照图2,其中示出了根据本发明示例性实施例的方法形成具有高k_金属栅极结 构的NM0S的流程图，用于简要示出整个制造工艺的流程。
[0044] 在步骤201中，提供半导体衬底，在半导体衬底上形成伪栅极结构，所述伪栅极结 构包括自下而上层叠的界面层、高k介电层、A1 203保护层、覆盖层和牺牲栅电极层；
[0045] 在步骤202中，去除伪栅极结构中的牺牲栅电极层，形成栅沟槽；
[0046] 在步骤203中，在栅沟槽内形成金属栅极结构。
[0047] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种半导体器件的制造方法，包括： 提供半导体衬底，在所述半导体衬底上形成伪栅极结构，所述伪栅极结构包括自下而 上层叠的界面层、高k介电层、A1203保护层、覆盖层和牺牲栅电极层； 去除所述伪栅极结构中的牺牲栅电极层，形成栅沟槽； 在所述栅沟槽内形成金属栅极结构。
2. 根据权利要求1所述的方法，其特征在于，在去除所述牺牲栅电极层之前，还包括在 所述伪栅极结构的两侧形成侧壁结构以及在所述半导体衬底上形成层间绝缘层的步骤。
3. 根据权利要求2所述的方法，其特征在于，所述侧壁结构至少包括氧化物层和/或氮 化物层。
4. 根据权利要求1所述的方法，其特征在于，所述A1203保护层的厚度为2-10埃。
5. 根据权利要求1所述的方法，其特征在于，采用热氧化工艺形成所述界面层。
6. 根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述高k介电 层和所述牺牲栅电极层。
7. 根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺或原子层沉积工 艺形成所述A1203保护层。
8. 根据权利要求1所述的方法，其特征在于，采用物理气相沉积工艺、化学气相沉积工 艺或原子层沉积工艺形成所述覆盖层。
9. 根据权利要求1所述的方法，其特征在于，所述金属栅极结构包括自下而上层叠的 功函数金属层和金属栅极材料层。
10. 根据权利要求9所述的方法，其特征在于，所述功函数金属层和所述金属栅极材料 层之间还包括自下而上层叠的阻挡层和浸润层。
11. 根据权利要求1所述的方法，其特征在于，采用干法蚀刻或湿法蚀刻实施所述牺牲 栅电极层的去除。
12. 根据权利要求11所述的方法，其特征在于，在实施所述牺牲栅电极层的去除之后， 还包括执行湿法清洗的步骤，以去除所述栅沟槽内残留的蚀刻物质和杂质。
13. -种半导体器件，包括： 半导体衬底； 形成在所述半导体衬底上的自下而上层叠的界面层、高k介电层、A1203保护层和覆盖 层； 形成在所述覆盖层上的金属栅极结构； 形成在所述金属栅极结构两侧的侧壁结构。
14. 根据权利要求13所述的半导体器件，其特征在于，所述A1203保护层的厚度为2-10 埃。
15. 根据权利要求13所述的半导体器件，其特征在于，所述金属栅极结构包括自下而 上层叠的功函数金属层和金属栅极材料层。
16. 根据权利要求15所述的半导体器件，其特征在于，所述功函数金属层和所述金属 栅极材料层之间还包括自下而上层叠的阻挡层和浸润层。
17. 根据权利要求13所述的半导体器件，其特征在于，所述侧壁结构至少包括氧化物 层和/或氮化物层。
【文档编号】H01L29/49GK104217951SQ201310220137
【公开日】2014年12月17日 申请日期:2013年6月4日 优先权日:2013年6月4日
【发明者】禹国宾 申请人:中芯国际集成电路制造(上海)有限公司