高电子迁移率晶体管及其制造方法
【专利摘要】本发明提供了一种半导体结构，包括第一III-V化合物层。第二III-V化合物层设置在第一III-V化合物层上并且与第一III-V化合物层在成分上不同。载流子沟道位于第一III-V化合物层与第二III-V化合物层之间。源极部件和漏极部件设置在第二III-V化合物层上。栅电极设置在源极部件与漏极部件之间的第二III-V化合物层上。氟区嵌入栅电极下方的第二III-V化合物层中。扩散势垒层设置在第二III-V化合物层的顶部。栅极介电层设置在第二III-V化合物层上方。栅极介电层具有位于氟区上并位于至少部分栅电极下方的氟段。本发明公开了高电子迁移率晶体管及其制造方法。
【专利说明】高电子迁移率晶体管及其制造方法
【技术领域】
[0001]本发明总的来说涉及半导体结构，更具体地，涉及高电子迁移率晶体管(HEMT)以及用于形成高电子迁移率晶体管的方法。
【背景技术】
[0002]在半导体技术中，III族-V族(或II1-V)半导体化合物由于它们的特性而被用于形成各种集成电路器件，诸如闻功率场效应晶体管、闻频晶体管或闻电子迁移率晶体管(HEMT)。HEMT是场效应晶体管，代替掺杂区域结合不同带隙的两种材料之间的结(即异质结)作为沟道，金属氧化物半导体场效应晶体管(MOSFET)通常就是这种情形。与MOSFET相t匕，HEMT具有许多有吸引力的性能，包括高电子迁移率以及在高频下传输信号的能力等。
[0003]从应用的角度看，增强型(E型)HEMT具有许多优点。E型HEMT可使得负极性电源消除，并因此降低了电路复杂度且减少了成本。尽管上文提到了许多引人注意的性能，但在发展基于化合物的II1-V半导体器件的过程中存在许多挑战。针对这些II1-V半导体化合物的配置和材料的各种技术已经进行了尝试并进一步改善了晶体管器件的性能。
[0004]通常，在制造工艺中会向半导体的层中掺杂添加物。镁(Mg)是用于P型氮化镓(P-GaN)的一种常见掺杂剂。Mg经常会扩散到有源层中并影响性能，具体地，是影响二维电子气(2DEG)和HEMT器件的电流密度。
【发明内容】
[0005]根据本发明的第一方面，提供一种半导体结构，包括:第一 II1-V化合物层；第二II1-V化合物层，设置在所述第一 II1-V化合物层上并与所述第一 II1-V化合物层在成分上不同，其中，所述第一 II1-V化合物层与所述第二 II1-V化合物层之间设有载流子沟道；源极部件和漏极部件，设置在所述第二 II1-V化合物层上；栅电极，设置在所述源极部件与所述漏极部件之间的所述第二 II1-V化合物层的上方；第三II1-V化合物层，设置在所述第二II1-V化合物层上方，其中，所述第二 II1-V化合物层与所述第三II1-V化合物层之间设有扩散势垒层；以及栅极介电层，设置在所述第二 II1-V化合物层的一部分上方同时设置在所述第三II1-V化合物层的整个顶面上方。
[0006]优选地，位于所述栅电极下方的所述载流子沟道包括耗尽区。
[0007]优选地，栅极介电层的厚度在大约3nm至大约20nm的范围内。
[0008]优选地，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
[0009]优选地，所述第三II1-V化合物层的宽度小于所述栅电极的宽度。
[0010]优选地，所述栅电极包括钛(Ti)、氮化钛(TiN)、钛钨(TiW)、钨(W)、镍(Ni)、金(Au)或铜(Cu)。
[0011]优选地，所述的半导体结构还包括介电覆盖层，所述介电覆盖层位于所述栅极介电层下方并位于所述第二 II1-V化合物层上方。[0012]优选地,所述源极部件和所述漏极部件中均不包括Au但包括Al、Ti或Cu。
[0013]根据本发明的第二方面，提供一种半导体结构，包括:氮化镓(GaN)层，设置在衬底上；氮化铝镓(AlGaN)层，设置在所述GaN层上，所述AlGaN层中嵌有氟区；氮化铟镓(InGaN)层，设置在所述AlGaN层上；P型GaN层，设置在所述InGaN层上；源极部件和漏极部件，彼此间隔并设置在所述AlGaN层上；栅电极，设置在所述源极部件和漏极部件之间的所述AlGaN层上方；以及栅极介电层的一部分，设置在所述栅电极和所述AlGaN层之间，其中所述栅极介电层的所述一部分基本覆盖所述P型GaN层。
[0014]优选地，在所述GaN层与所述AlGaN层之间设有载流子沟道，所述载流子沟道包括位于所述栅电极下方的耗尽区。
[0015]优选地，所述栅极介电层的厚度在大约3nm至大约20nm之间。
[0016]优选地，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
[0017]优选地,所述源极部件和所述漏极部件均不包括Au但包括Al、Ti或Cu。
[0018]优选地，所述栅电极包括钛(Ti)、氮化钛(TiN)、钛钨(TiW)、钨(W)、镍(Ni)、金(Au)或铜(Cu)。
[0019]根据本发明的第三方面，提供一种形成半导体结构的方法，所述方法包括:在第一II1-V化合物层上外延生长第二 II1-V化合物层，其中在所述第一 II1-V化合物层与所述第二 II1-V化合物层之间设置载流子沟道；在所述第二 II1-V化合物层上形成源极部件和漏极部件；在所述第二 II1-V化合物层上形成第三II1-V化合物层，其中在所述第二 II1-V化合物层与所述第三II1-V化合物层之间设置扩散势垒层；在所述第二 II1-V化合物层的一部分上和所述第三II1-V化合物层的顶面上沉积栅极介电层；以及在所述源极部件与漏极部件之间的处理过的栅极介电层上形成栅电极。
[0020]优选地，处理所述栅极介电层包括:将具有氟的多种掺杂剂注入所述栅极介电层和所述第二 II1-V化合物层中。
【专利附图】
【附图说明】
[0021]根据以下详细描述和附图可以理解本公开内容。需要强调的是，根据行业标准惯例，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增大或减小各个部件的尺寸。
[0022]图1是根据本公开的一个或多个实施例的具有高电子迁移率晶体管(HEMT)的半导体结构的截面图。
[0023]图2是根据本公开的一个或多个实施例的具有HEMT的半导体结构的形成方法的流程图。
[0024]图3至图7是根据图2方法的一个实施例的处于各个制造阶段的具有HEMT的半导体结构的截面图。
【具体实施方式】
[0025]下面详细讨论说明性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中具体化的可应用发明构思。所讨论的具体实施例仅仅是说明性的而不限制本发明的范围。
[0026]通过芯片区之间的划线在衬底上标记出多个半导体芯片区。衬底将经受各种清洗、分层、图案化、蚀刻以及掺杂步骤以形成集成电路。这里的术语“衬底”通常是指其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅或化合物半导体，诸如GaAs, InP、Si/Ge或SiC。这些层的实例包括介电层、掺杂层、多晶硅层、扩散势垒层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，它们通过互连层而互连至附加集成电路。
[0027]图1是根据本公开的一个或多个实施例的具有高电子迁移率晶体管(HEMT)和InGaN扩散势垒层130的半导体结构100的截面图。
[0028]参照图1，示出了具有HEMT的半导体结构100。该半导体结构100包括衬底102。在一些实施例中，衬底102包括碳化硅(SiC)衬底、蓝宝石衬底或硅衬底。
[0029]半导体结构100还包括形成在两种不同半导体材料层(诸如具有不同带隙的材料层)之间的异质结。例如，半导体结构100包括非掺杂窄带间隙沟道层和宽带隙η型施体供应层(donor-supply layer)。在至少一个实例中，半导体结构100包括形成在衬底102上的第一 II1-V化合物层(或被称为沟道层)104和形成在沟道层104上的第二 II1-V化合物层(或称为施体供应层)106。沟道层104和施体供应层106是由元素周期表中的II1-V族构成的化合物。然而，沟道层104和施体供应层106在组成上彼此不同。沟道层104为非掺杂或非故意掺杂(UID)。在半导体结构100的当前实例中，沟道层104包括氮化镓(GaN)层(还称作GaN层104)。施体供应层106包括氮化铝镓(AlGaN)层(还称作AlGaN层106)。GaN层104与AlGaN层106直接相互接触。在另一实例中，沟道层104包括GaAs层或InP层。施体供应层106包括AlGaAs层或Al InP层。
[0030]GaN层104是非掺杂的。可选地，GaN层104是非故意掺杂的，诸如由于用于形成GaN层104的前体而轻掺杂有η型掺杂物。在一个实例中，GaN层104的厚度在大约0.5微米至大约10微米的范围内。
[0031]AlGaN层106是非故意掺杂的。在一个实例中，AlGaN层106的厚度在大约5纳米(nm)至大约50纳米(nm)的范围内。
[0032]InGaN扩散势垒层130可防止HEMT器件退化。InGaN中形成的极化感应场的方向与AlGaN中场的方向相反，从而提升InGaN覆盖的HEMTs中的导带。相较于传统的AlGaN/GaN的HEMTs，该设计可降低2DEG沟道密度并可以生成正阈值电压(Vth)。
[0033]GaN层104与AlGaN层106之间存在带隙中断。由AlGaN层106中的压电效应产生的电子落入GaN层104，因此在GaN层104中生成高速移动传导电子的非常薄的层108。该薄层108被称作二维电子气体(2-DEG)，形成载流子沟道(还被称作载流子沟道108 )。2-DEG的薄层108位于AlGaN层106与GaN层104的界面处。因此，由于GaN层104非掺杂或非故意掺杂并且电子可在不碰撞杂质或者充分减少与杂质的碰撞的情况下自由移动，所以载流子沟道具有高电子迁移率。
[0034]半导体结构100还可以包括安置在AlGaN层与p_GaN层之间的InGaN扩散势垒层130。因为InGaN中的Mg的扩散系数低于AlGaN中的Mg的扩散系数，所以InGaN扩散势垒层130可防止扩散进入HEMT有源层中。在一个实例中，InGaN扩散势垒层130的厚度在大约3nm至大约15nm的范围内。[0035]半导体结构100还包括设置在AlGaN层106上并配置成电连接至载流子沟道108的源极部件和漏极部件。源极部件和漏极部件中的每一个均包括金属件112。在一个实例中，金属件112不包括金(Au )但是包括铝(Al)、钛(Ti )或铜(Cu )。
[0036]半导体结构100还包括介电覆盖层110，其设置在AlGaN层106的未被金属件112占用的顶面上。介电覆盖层Iio进一步包括暴露P型GaN结构123和AlGaN层106的用于形成栅电极的部分的开口。介电覆盖层110中的开口的宽度大于P型GaN结构123的宽度。介电覆盖层110保护下面的AlGaN层106免受之后具有等离子体的工艺的损害。
[0037]半导体结构100还包括位于第一 II1-V化合物层104与第二 II1-V化合物层106中的隔离区114。隔离区114将结构100中的HEMT与衬底102中的其他器件隔离。在一个实例中，隔离区114包括具有氧类或氮类的掺杂区。
[0038]半导体结构100还包括栅极介电层119，其在介电覆盖层110上以及源极部件和漏极部件的顶面上设置。栅极介电层119还沿着开口的内表面设置以及在AlGaN层106的暴露部分上设置。在一个实例中，栅极介电层119的厚度在大约3nm至大约20nm的范围内。在一些实例中，栅极介电层119包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
[0039]在一些实施例中，半导体结构100还包括保护层(未示出)。该保护层在金属件112的顶面上和栅极介电层119的下部设置。保护层还包括与介电覆盖层110中的开口对齐的开口。保护层中的开口与介电覆盖层110中的开口的结合暴露了 P型GaN结构123和部分AlGaN层106，用于形成栅电极。保护层还覆盖了源极部件和漏极部件，并防止源极部件和漏极部件在形成隔离区116的退火工艺期间暴露。
[0040]半导体结构100还包括栅电极128，其在源极部件和漏极部件之间设置在AlGaN层106上方的开口上。栅电极128包括导电材料层，其配置用于偏压并电连接于载流子沟道108。在多个实例中，导电材料层包括耐火金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)和钨(W)。在另一实例中，导电材料层包括镍(Ni)、金(Au)或铜(Cu)。
[0041]半导体结构100还包括位于载流子沟道108中的耗尽区126，其位于介电覆盖层110中的开口下方。载流子沟道108由于耗尽区126而成为常闭。应当施加正栅极电压来打开该HEMT的载流子沟道108。该HMET还被称作与耗尽型HEMT相对的增强型HEMT。耗尽型HEMT具有常开载流子沟道并且应该施加负栅极电压以关闭载流子沟道。
[0042]在上述实施例中，栅电极128、源极/漏极部件和GaN层104中的载流子沟道108配置为晶体管。当向栅极堆栈施加电压时，可调整晶体管的器件电流。
[0043]图2是根据本公开的一个或多个实施例的具有HEMT的半导体结构的形成方法200的流程图。现在参照图2中方法200的流程图，在操作201中，提供第一 II1-V化合物层。第一 II1-V化合物层形成在衬底上。接下来，方法200继续操作202，在第一 II1-V化合物层上外延生长第二 II1-V化合物层。方法200继续操作203，在第二 II1-V化合物层上形成源极部件和漏极部件。方法200继续操作204，在第二 II1-V化合物层的一部分上沉积栅极介电层。方法200继续操作206，在源极部件和漏极部件之间的处理过的栅极介电层上形成栅电极。应当注意，在图2方法200之前、期间或之后可以提供附加的工艺。
[0044]图3至图7示出了根据图2方法200的多个实施例的处于各个制造阶段的具有HEMT的半导体结构100的截面图。为更好地理解本公开的发明构思已经简化了各附图。[0045]参照图3，其是在执行操作201、202和203之后半导体结构100的衬底102的一部分的放大截面图。在一些实施例中，衬底102包括碳化硅(SiC)衬底、蓝宝石衬底或硅衬底。第一 II1-V化合物层104 (也被称为沟道层)生长在衬底102上。在图2至图7的实施例中，第一 II1-V化合物层104是指氮化镓(GaN)层(也被称为GaN层104)。GaN层104可利用含镓前体和含氮前体通过金属有机物汽相外延(MOVPE)来外延生长。含镓前体包括三甲基镓(TMG)、三乙基镓(TEG)或其它合适的化学物。含氮前体包括氨(NH3)、叔丁基丙烯酰胺(TBAm)、苯肼或其它合适的化学物。在图2至图7的实施例中，GaN层104的厚度在大约
0.5微米至大约10微米的范围内。在其他实施例中，第一 II1-V化合物层104可包括GaAs层或InP层。
[0046]第二 II1-V化合物层106 (也被称为施体供给层)生长在第一 II1-V化合物层104上。在第一 II1-V化合物层104和第二 II1-V化合物层106之间限定了界面。2-DEG的载流子沟道108位于界面处。在至少一个实施例中，第二 II1-V化合物层106是指氮化铝镓(AlGaN)层(也被称为AlGaN层106)。在图2至图7的实施例中，AlGaN层106使用含铝前体、含镓前体以及含氮前体通过MOVPE在GaN层104上外延生长。含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)或其它合适的化学物。含镓前体包括TMG、TEG或其它合适的化学物。含氮前体包括氨、TBAm、苯肼或其它合适的化学物。在图2至图7的实施例中，AlGaN层106的厚度在大约5纳米至大约50纳米的范围内。在其他实施例中，第二 II1-V化合物层106可包括AlGaAs层或AlInP层。
[0047]此外，第二 II1-V化合物层106可包括InGaN扩散势垒层130。InGaN扩散势垒层130可以在大约300mbar至大约500mbar的范围内以及大约700° C至大约900° C的范围内生长。InGaN扩散势垒层130的铟成分可以在大约5%至大约10%的范围内。
[0048]然后，P型 GaN层在第二 II1-V化合物层106上设置。在P型GaN层的顶面上形成图案化的掩模层(即，未示出的光刻胶层)，并执行蚀刻处理以移除部分P型GaN层。由于光刻处理，可形成P型GaN结构123。
[0049]接下来，介电覆盖层110沉积在第二 II1-V化合物层106的顶面107上和P型GaN结构123的顶面上方。因此，P型GaN结构123被有效地嵌入在介电覆盖层110中。在图2至图?的实施例中，介电覆盖层110的厚度在大约100 A至大约5000人的范围内。在一些实施例中，介电覆盖层110包括Si02*Si3N4。在一个实例中，介电覆盖层110是Si3N4并且其在无等离子体的情况下使用SiH4和NH3气体通过执行低压化学汽相沉积(LPCVD)法形成。操作温度在大约650°C至大约800°C的范围内。操作压力在大约0.1Torr和大约ITorr之间的范围内。介电覆盖层110保护下面的第二 II1-V化合物层106免受之后具有等离子体的工艺的损害。接下来，通过光刻和蚀刻工艺在介电覆盖层110中限定出两个开口以露出第二 II1-V化合物层106的一部分。
[0050]金属层沉积在介电覆盖层110上方，溢过开口并接触第二 II1-V化合物层106。光刻胶层(未示出)形成在金属层上方并被显影以在开口上方形成部件。通过反应离子蚀刻(RIE)工艺蚀刻金属层露出的部分直到下面的介电覆盖层110，来去除未被光刻胶层的部件覆盖的金属层。在蚀刻工艺之后生成金属件112。金属件112被配置为HEMT的源极部件或漏极部件。在形成金属件112之后去除光刻胶层。介电覆盖层110保护下面的第二 II1-V化合物层106在形成金属件112的蚀刻工艺期间免受损害。第二 II1-V化合物层106下方的2-DEG的载流子沟道108中的载流子在蚀刻工艺期间不会受影响。半导体结构100的电性能会受到正面地影响。因此，总装配的产量会增加。
[0051]在一些实施例中，金属件112的金属层包括一种或多种导电材料。在至少一个实例中，金属层不包括金(Au)但包括钛(Ti)、氮化钛(TiN)或铜铝(AlCu)合金。在另一个实例中，金属层包括底部Ti/TiN层、位于底部Ti/TiN层上方的AlCu层以及位于AlCu层上方的顶部Ti层。金属层的形成方法包括原子层沉积(ALD)或物理汽相沉积(PVD)工艺。在金属件112里不使用Au的情况下，方法200也能在硅衬底上集成电路的生产线中执行。可以消除硅制造工艺上由Au产生的污染问题。
[0052]接下来，保护层(未示出)可选地沉积在介电覆盖层110和金属件112的顶面上。在一些实施例中，保护层包括介电材料，诸如SiO2或Si3N4。在一个实例中，保护层为Si3N4并且其可通过执行等离子体增强化学汽相沉积(PECVD)法来形成。
[0053]图4示出了在第一 II1-V化合物层104和第二 II1-V化合物层106中形成隔离区114之后的结构100。隔离区114将结构100中的HEMT与衬底102中的其他器件隔离开。在一个实例中，通过具有氧类或氮类的注入工艺形成隔离区114。保护层覆盖源极部件和漏极部件，并防止源极部件和漏极部件在用于隔离区114形成的注入工艺之后的退火工艺期间暴露。
[0054]图5示出了在介电覆盖层110中(如果保护层存在也在保护层中)形成开口 116之后的结构100。图案化掩模层(未示出)在介电覆盖层110的顶面上形成，并且执行蚀刻工艺以去除部分介电覆盖层110 (如果保护层存在则同时去除部分保护层)。开口 116露出了第二 II1-V化合物层106的顶面107的一部分，并露出了 P型GaN结构123的顶面。具体地，开口 116的宽度大于P型GaN结构123的宽度，以便第二 II1-V化合物层106的一部分在P型GaN结构123的任一侧暴露出来。开口 116配置为用于之后栅电极形成的位置。
[0055]图6示出了在操作204中沉积栅极介电层118之后的结构100。在介电覆盖层110上，沿着开口 116的内表面和在第二 II1-V化合物层106的暴露部分上以及P型GaN结构123的顶面沉积栅极介电层118。栅极介电层118还沉积在源极部件和漏极部件上。在一些实施例中，栅极介电层118的厚度在大约3nm至大约20nm的范围内。在一些实例中，栅极介电层118包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。在一个实施例中，通过原子层沉积(ALD)法形成栅极介电层118。ALD法基于汽相化学工艺的顺序使用。大多数ALD反应使用两种化学物，通常称为前体。这些前体以顺序方式一次一个地与表面反应。通过重复地将前体暴露于生长表面，可沉积栅极介电层118。ALD法以高质量提供了均匀厚度的栅极介电层118。在一个实例中，栅极介电层118是氧化锆。在一些实施例中，第一前体包括四(乙基甲基氨基)锆(TEMAZr)或氯化锆(ZrCl4)。在一些实施例中，第二前体包括氧以氧化第一前体材料来形成单层。在一些实例中，第二前体包括臭氧(03)、氧、水(Η20)、Ν20或Η20-Η202。在另一些实施例中，通过等离子体增强化学汽相沉积(PECVD)或低压化学汽相沉积(LPCVD)形成栅极介电层118。
[0056]图7示出了执行在栅极介电层119的P型GaN结构123上形成栅电极128的操作206之后的结构100。栅电极128位于耗尽区126上方的第二 II1-V化合物层106的上方。在一个实例中，栅电极层在栅极介电层119上沉积并溢过图7所示开口 116。在栅电极层上执行光刻和蚀刻工艺以限定出源极与漏极部件之间的栅电极128。在一些实施例中，栅电极128包括导电材料层，导电材料层包括耐火金属或其化合物，例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)及钨(W)。在另一个实例中，栅电极128包括镍(Ni)、金(Au)或铜(Cu)。
[0057]本公开的多个实施例可用于改善具有高电子移动率晶体管(HEMT)的半导体结构的性能。例如，在传统方法中，可以蚀刻第二 II1-V化合物层106的一部分以形成用于增强型HEMT的凹槽。在蚀刻该凹槽期间，难以控制同一衬底102上的半导体芯片区之间的蚀刻均匀性。同一半导体芯片区或同一衬底102中的每个HEMT的电性能不能被精确地控制。金属件112不包括Au但包括Al、Ti或Cu。本公开的一个方面描述了半导体结构。半导体结构包括第一 II1-V化合物层。第二 II1-V化合物层设置在第一 II1-V化合物层上并且在成分上与第一 II1-V化合物层不同。载流子沟道位于第一 II1-V化合物层与第二 II1-V化合物层之间。源极部件和漏极部件设置在第二 II1-V化合物层上。栅电极设置在源极部件和漏极部件之间的第二 II1-V化合物层上。氟区嵌入在栅电极下方的第二 II1-V化合物层中。栅极介电层设置在第二 II1-V化合物层上方。栅极介电层具有氟段，其位于氟区上并位于至少部分栅电极下方。
[0058]本公开的另一方面描述了半导体结构。该半导体结构包括设置在衬底上的GaN层。AlGaN层设置在GaN层上。源极部件和漏极部件在AlGaN层上间隔设置。栅电极设置在源极部件与漏极部件之间的AlGaN层上方。栅极介电层的一部分设置在栅电极和AlGaN层之间。InGaN扩散势垒层130可设置AlGaN层的顶部并位于镁掺杂的P型GaN覆盖层下方。
[0059]本公开还描述了形成半导体结构的方法的方面。该方法包括提供第一 II1-V化合物层。在第一 II1-V化合物层上外延生长第二 II1-V化合物层。载流子沟道位于第一II1-V化合物层与第二 II1-V化合物层之间。在第二 II1-V化合物层上形成源极部件和漏极部件。在第二 II1-V化合物层的一部分上沉积栅极介电层。对第二 II1-V化合物层的所述一部分上的栅极介电层用氟进行处理。在源极部件与漏极部件之间的处理过的栅极介电层上形成栅电极。
[0060]尽管已经详细描述了实施例及其优点，但应该理解，可以进行各种改变、替换和更改而不背离所附权利要求限定的实施例的精神和范围。此外，本申请的范围并不限于说明书中所描述的工艺、机械装置、制造、物质成分、工具、方法和步骤的具体实施例。本领域技术人员很容易理解，根据本公开可以利用与本文描述的对应实施例执行基本相同功能或实现基本相同结果的当前存在的或可进一步开发的工艺、机械装置、制造、物质成分、工具、方法或步骤。因此，所附权利要求的范围旨在包括在这种工艺、机械装置、制造、物质成分、工具、方法或步骤。
【权利要求】
1.一种半导体结构,包括: 第一 II1-V化合物层； 第二 II1-V化合物层，设置在所述第一 II1-V化合物层上并与所述第一 II1-V化合物层在成分上不同，其中，所述第一 II1-V化合物层与所述第二 II1-V化合物层之间设有载流子沟道； 源极部件和漏极部件，设置在所述第二 II1-V化合物层上； 栅电极，设置在所述源极部件与所述漏极部件之间的所述第二 II1-V化合物层的上方； 第三II1-V化合物层，设置在所述第二 II1-V化合物层上方，其中，所述第二 II1-V化合物层与所述第三II1-V化合物层之间设有扩散势垒层；以及 栅极介电层，设置在所述第二 II1-V化合物层的一部分上方同时设置在所述第三II1-V化合物层的整个顶面上方。
2.根据权利要求1所述的半导体结构，其中，位于所述栅电极下方的所述载流子沟道包括耗尽区。
3.根据权利要求1所述的半导体结构，其中，所述栅极介电层的厚度在大约3nm至大约20nm的范围内。
4.根据权利要求1所述的半导体结构，其中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
5.根据权利要求1所述的半导体结构，其中，所述第三II1-V化合物层的宽度小于所述栅电极的宽度。
6.根据权利要求1所述的半导体结构，其中，所述栅电极包括钛(Ti)、氮化钛(TiN)、钛钨(TiW)、钨(W)、镍(Ni)、金(Au)或铜(Cu)。
7.根据权利要求1所述的半导体结构，还包括介电覆盖层，所述介电覆盖层位于所述栅极介电层下方并位于所述第二 II1-V化合物层上方。
8.根据权利要求1所述的半导体结构，其中，所述源极部件和所述漏极部件中均不包括Au但包括Al、Ti或Cu。
9.一种半导体结构,包括: 氮化镓(GaN)层，设置在衬底上； 氮化铝镓(AlGaN)层，设置在所述GaN层上，所述AlGaN层中嵌有氟区； 氮化铟镓(InGaN)层，设置在所述AlGaN层上； P型GaN层，设置在所述InGaN层上； 源极部件和漏极部件，彼此间隔并设置在所述AlGaN层上； 栅电极，设置在所述源极部件和漏极部件之间的所述AlGaN层上方；以及栅极介电层的一部分，设置在所述栅电极和所述AlGaN层之间，其中所述栅极介电层的所述一部分基本覆盖所述P型GaN层。
10.一种形成半导体结构的方法，所述方法包括: 在第一 II1-V化合物层上外延生长第二 II1-V化合物层，其中在所述第一 II1-V化合物层与所述第二 II1-V化合物层之间设置载流子沟道； 在所述第二 II1-V化合物层上形成源极部件和漏极部件；在所述第二 II1-V化合物层上形成第三II1-V化合物层，其中在所述第二 II1-V化合物层与所述第三II1-V化合物层之间设置扩散势垒层； 在所述第二 II1-V化合物层的一部分上和所述第三II1-V化合物层的顶面上沉积栅极介电层；以及 在所述源极部件与漏极部件之间的处理过的栅极介电层上形成栅电极。
【文档编号】H01L21/335GK104009074SQ201310228868
【公开日】2014年8月27日 申请日期:2013年6月8日 优先权日:2013年2月22日
【发明者】刘柏均, 陈祈铭, 喻中一 申请人:台湾积体电路制造股份有限公司