一种硅通孔结构的制作方法
【专利摘要】本发明涉及一种硅通孔结构，包括：硅通孔；以及与所述硅通孔相连接的反熔丝层；所述反熔丝层包括高K氧化物层，在施加电压的情况下，其电阻由高阻态转换到低阻态，在不施加电压的情况下，其电阻可由低阻态转换到高阻态。在本发明中通过设置所述金属层-高K氧化物层的反熔丝层，实现了所述硅通孔的程序化，通过在电极上施加电压来控制所述硅通孔在不导通（高阻态）到导通（低阻态）之间的反复切换，消除了现有技术中一旦导通便不可逆的弊端。
【专利说明】一种硅通孔结构
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种硅通孔结构。
【背景技术】
[0002]在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了 3D 集成电路(integrated circuit, IC)技术，3D 集成电路(integrated circuit, IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
[0003]因此，目前在所述3D集成电路(integrated circuit, IC)技术中大都采用娃通孔(Through Silicon Via, TSV),娃通孔是一种穿透娃晶圆或芯片的垂直互连，TSV可堆栈多片芯片，在芯片钻出小洞(制程又可分为先钻孔及后钻孔两种，Via Fist1Via Last)，从底部填充入金属，硅晶圆上以蚀刻或雷射方式钻孔(via)，再以导电材料如铜、多晶硅、钨等物质填满。从而实现不同硅片之间的互联。
[0004]在半导体器件中由于不同叠层之间通过娃通孔(Through Silicon Via, TSV)实现互联，使得3D集成电路不断发展，而且器件尺寸不断缩小，但是仍然存在一些问题，例如通常在对器件测试以后或者在应用较长时间以后，在所述硅通孔处或者附近会引起退化(degradat1n)或者无效(void)造成接触不良、不能有效地电连接,影响器件的性能,最终导致器件失效。
[0005]目前，包含硅通孔的3D集成电路价格昂贵，由于3D集成电路中硅通孔的失效而丢弃整个3D集成电路是不可取的，因此需要使所述娃通孔可程序化(programmable),以解决上述问题，现有技术中有通过在所述硅通孔的一端上设置反熔丝材料(ant1-fusematerial),其中所述反溶丝材料(ant1-fuse material)为三明治夹心结构，包含50-100埃的SiC:H, 1000-2000埃的S1:H和50-100埃的SiC:H，通过在相邻的芯片的电路上辅助电路实现所述反熔丝材料(ant1-fuse material)的开路或短路，实现所述娃通孔的程序化，但是该方法是一次性使得TSV从不导通(高阻态)到导通(低阻态)的状态，无法实现再从导通回到不导通的状态，所述程序化是不可逆的。
[0006]现有技术中虽然通过反熔丝材料实现了所述硅通孔的程序化，但是所述过程是不可逆的，因此仍然需要对硅通孔作进一步的改进，以克服上述问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]本发明为了克服目前存在问题，提供了一种硅通孔结构，包括:
[0009]硅通孔；
[0010]以及与所述硅通孔相连接的反熔丝层；
[0011]所述反熔丝层包括高K氧化物层，在施加电压的情况下，其电阻由高阻态转换到低阻态，在不施加电压的情况下，其电阻可由低阻态转换到高阻态。。
[0012]作为优选，所述硅通孔由内向外依次包括导电层、阻挡层和衬里层。
[0013]作为优选，所述高K氧化物层为ZrO2层、T1层、HfOx层、N1层或ZnO层。
[0014]作为优选，所述高K氧化物层中掺杂有金属离子。
[0015]作为优选，所述金属离子为Au、Cu和/或Ag，以控制所述高K氧化物层中金属离子的浓度和分布。
[0016]作为优选，所述金属离子为Ti，以控制所述高K氧化物层中的氧空位。
[0017]作为优选，所述反熔丝层还包括位于高K氧化物层上方的第一金属层。
[0018]作为优选，所述反熔丝层还包括位于高K氧化物层和所述硅通孔之间的第二金属层。
[0019]作为优选，所述第一金属层和所述第二金属层包括Pt、Au、Cu、Ti和W中的一种。
[0020]作为优选，所述反熔丝层为ZrO2层-Pt层或ZrO2层-Cu层。
[0021]作为优选，所述反熔丝层为Pt层-ZrO2层-Pt层或Pt层-ZrO2层-Cu层。
[0022]作为优选，所述金属离子的掺杂剂量为I X 111-1 X 113原子cm_2。
[0023]作为优选，所述金属离子的掺杂能量为10-100Kev。
[0024]作为优选，所述反熔丝层的厚度为20_200nm。
[0025]本发明还一种半导体器件，所述半导体器件至少包上述一种硅通孔结构。
[0026]作为优选，所述半导体器件还包括至少两个电极，分别与所述硅通孔和所述反熔丝层连接，以控制所述反熔丝层在高阻态到低阻态之间的反复切换。
[0027]在本发明中通过设置所述金属层-高K氧化物层的反熔丝层，实现了所述硅通孔的程序化，通过在电极上施加电压来控制所述硅通孔在不导通(高阻态)到导通(低阻态)之间的反复切换，消除了现有技术中一旦导通便不可逆的弊端。
【专利附图】
【附图说明】
[0028]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0029]图1a-1b为本发明【具体实施方式】中硅通孔结构示意图；
[0030]图2a_2b为本发明的一【具体实施方式】的反熔丝层中高K氧化物层中铜桥的连接和断开示意图；
[0031]图3为本发明一具体地实施方式中所述硅通孔结构处于高阻态和低阻态下的电流不意图；
[0032]图4为本发明一具体地实施方式中所述硅通孔结构处于高阻态和低阻态下的电阻示意图。
【具体实施方式】
[0033]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0034]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述硅通孔结构。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0035]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0036]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0037]本发明为了解决目前半导体器件硅通孔制备过程中存在的问题，提供了一种硅通孔结构，包括:
[0038]硅通孔；
[0039]以及与所述硅通孔相连接的反熔丝层；
[0040]所述反熔丝层包括高K氧化物层，在施加电压的情况下，其电阻由高阻态转换到低阻态，在不施加电压的情况下，其电阻可由低阻态转换到高阻态。。
[0041]具体地，如图1a-1b所示，需要说明的是附图中仅给出了所要程序化的硅通孔的芯片的结构，在半导体器件的集成电路中包含如图所述的多个芯片相互连接，形成叠层，所述芯片之间通过本发明所述硅通孔结构实现电路上的连接，为了简化，在图中仅仅给出了一个芯片中的硅通孔的结构示意图，当然还包含其他必不可少的元件。
[0042]其中，所述硅通孔形成于半导体衬底中，所述半导体衬底101为半导体衬底101可以为以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。在所述衬底中可以形成有其他有源区或有源器件，在此不再赘述。
[0043]所述硅通孔嵌于所述半导体衬底之中，所述硅通孔包括位于中心的导电层104、以及环绕在导电层104外侧的阻挡层103和衬垫层102，其中，所述导电层104由金属材料形成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种，还可以选用多晶硅，并不局限与某一种，能够实现导电功能即可，在本发明中优选为金属Cu，选用金属Cu不仅能够降低成本，而且选用金属铜形成所述硅通孔的工艺与现有工艺能够很好地兼容，简化工艺过程。所述阻挡层103是为了提高硅通孔中填充金属的粘附性，在所述阻挡层和所述硅通孔之间形成的，其厚度为300-500埃，包括氮化钛TiN和钛Ti中的一种或者多种，在本发明的一具体地实施方式中优选为上下层叠层的氮化钛TiN和钛Ti。所述衬垫层102为绝缘层，其厚度为1000-3000埃，但并不局限于该数值范围，所述衬垫层102的作用是为了防止后续填充到硅通孔中的金属和衬底发生导通，所述绝缘层优选为氧化物，可以由硬脂酸四乙氧基硅烷(SATEOS)或者四乙氧基硅烷(TEOS)等材料构成，但是并不局限于所述材料。
[0044]其中，所述反熔丝层至少包括高K氧化物层107，在施加电压的情况下，其电阻由高阻态转换到低阻态，在不施加电压的情况下，其电阻可由低阻态转换到高阻态。
[0045]其中所述高K氧化物层107于所述硅通孔相连接，作为优选，所述高K氧化物层与所述硅通孔直接相连，所述反熔丝层的关键尺寸大于所述硅通孔的关键尺寸，以完全覆盖所述硅通孔，以确保在施加电压的时候能够实现硅通孔的导通或者断开。
[0046]作为优选，所述反熔丝层的厚度为20-200nm，优选为50-150nm。更优选为80_100nm。
[0047]所述高K氧化物层107为ZrO2层、T1层或ZnO层，优选为ZrO2层，但并不局限于所述材料。同时为了实现在施加电压时能够导通，所述高K氧化物层107还掺杂有金属离子，所述金属离子的种类为Pt、Au、Cu、Ag、Ti和W中的一种或者多种，所述高K氧化物层的掺杂方法可以为离子注入，其中所述金属离子的掺杂剂量为I X 111-1 X 113原子cnT2，优选为5X10n-5X1012原子cnT2，所述金属离子的掺杂能量为lO-lOOKev，优选为30_80Kev。
[0048]需要说明的是，所述高K氧化物层107中掺杂的金属离子影响晶格中所述金属离子的浓度、分布或者氧空位，以提高所述高K氧化物层中电阻开关特性(improvingresistance switching properties)。其中所述掺杂剂为Au、Cu、Ag可以控制所述掺杂离子的分布以及浓度，同时所述掺杂剂中还包含Ti，所述Ti可以增加高K氧化物层中的氧空位(oxygen vacancies)。
[0049]在所述高K氧化物层107中注入金属离子后，在施加电压时，在所述高K氧化物层107中金属离子形成金属桥，所述高K氧化物层107通过该金属桥将位于所述高K氧化物层下的硅通孔连通，在连通状态下，所述反熔丝层具有较低的电阻，处于低阻态，此时具有较大的电流，而不施加电压时，所述高K氧化物层中所述金属离子并不能形成连通的金属桥，所述金属桥上具有丝间隙(filament gap)处于断开状态,此时，高K氧化物层107不能连通，处于高阻态，具有较大的电阻和较小的电流。
[0050]在所述反熔丝层中，还可以进一步包括位于所述高K氧化物层107上的第一金属层106,所述第一金属层106为Pt、Au、Cu、Ti和W中的一种,但并不局限于上述列举的材料，只要能够实现导电即可应用于本发明，但是为了降低成本，同时使整个工艺过程更加兼容，优选为Pt、Cu或W。在本发明的一具体地实施方式中，所述ZrO2层的厚度大于所述金属层的厚度，其中所述高K氧化物层的厚度为10-150nm。
[0051]此外，所述反熔丝层还可以是第一金属层106-高K氧化物层107-第二金属层110的夹心结构，相对于所述第一金属层106和高K氧化物层107的反熔丝层来说，在所述高K氧化物层下方和所述硅通孔之间多设置了第二金属层110，该第二金属层可以和第一金属层选用相同的金属材料，也可以不一样，可以根据工艺的实际需要进行选择。
[0052]本发明还提供了一种包含所述硅通孔结构的半导体器件，所述半导体器件还包括至少两个电极，分别与所述硅通孔和所述反熔丝层连接，以控制所述反熔丝层由高阻态到低阻态之间的反复切换，所述反复切换是指在施加电压的情况下，其电阻可由低阻态转换到高阻态或由高阻态转换到低阻态，实现了两种状态的自由切换，解决了现有技术中不可逆的问题。
[0053]在本发明的一具体地实施方式中，在所述ZrO2层中注入金属铜离子，如图2所示，在所述电极109上施加电压时,在所述ZrO2层中铜离子形成铜桥(Cu bridge),所述ZrO2层通过该铜桥(Cu bridge)将位于所述Zr02层107上下的金属层连通，在连通状态下，所述反熔丝层具有较低的电阻，同时具有较大的电流，如图3-4中的低阻态，而所述电极109上不施加电压时，所述ZrO2层中所述金属铜离子并不能形成铜桥(Cu bridge)，所述铜桥(Cu bridge)上具有丝间隙(filament gap)处于断开状态,此时,ZrO2层上下的金属层不能连通，具有较大的电阻和较小的电流，如图3-4中的高阻态所示，其中低阻态的电阻大约为100 Ω，而所述高阻态下所述反熔丝层的电阻为1MΩ，如图4所示，所述低阻态下所述硅通孔结构处于导通状态，而在高阻态下所述硅通孔处于断开状态，通过如此设置，实现了硅通孔在导通和不导通状态下的自由切换，更加高效。
[0054]因此，在本发明中通过设置所述金属层-高K氧化物层的反熔丝层，实现了所述硅通孔的程序化，通过在电极上施加电压来控制所述硅通孔在不导通(高阻态)到导通(低阻态)之间的反复切换，消除了现有技术中一旦导通便不可逆的弊端。
[0055]本发明还提供了一种半导体器器件，所述半导体器件包含上述硅通孔结构，此外，作为优选，所述硅通孔结构还进一步包含介质层105，位于所述半导体衬底之上，环绕所述反熔丝层设置，以防止所述反熔丝层与其它有源器件连接，造成电路失效。
[0056]其中，所述介电层可以为氧化物层，其厚度于所述反熔丝层的厚度相同，为20-200nm，根据所述反熔丝层的厚度而变化。
[0057]为了提高器件的性能，便于控制所述硅通孔结构的导通和不导通，在所述反熔丝层和硅通孔的另一侧均设置一电极，所述电极还与该芯片相邻的芯片相连接。
[0058]实施例1
[0059]在该实施例中，所述半导体器件包括:
[0060]半导体衬底，其中所述半导体衬底为硅；
[0061]硅通孔，嵌于所述半导体衬底中，该硅通孔选用金属铜实现电连接；
[0062]由下向上形成的ZrO2层-Cu层的反熔丝层，位于所述硅通孔一侧的上方；
[0063]电极，分别与所述硅通孔和所述反熔丝层连接，控制所述反熔丝层由高阻态到低阻态之间的反复切换，实现所述硅通孔的通路和断路。
[0064]在该实施例中，所述高K氧化物层为ZrO2层，为了实现所述硅通孔结构由导通-不导通的自由切换，对所述ZrO2层进行掺杂，掺杂的离子为铜离子，其中所述铜离子的掺杂剂量为IX 111原子cnT2，所述铜离子的掺杂能量为lOOKev。
[0065]所述硅通孔还包括环绕所述导电层104设置的阻挡层103和衬垫层102，其中，所述阻挡层103厚度为300埃，为上下层反熔丝层的氮化钛TiN和钛Ti。
[0066]所述衬垫层102为绝缘层，其厚度为3000埃，由硬脂酸四乙氧基硅烷(SATEOS)或者四乙氧基硅烷(TEOS)等材料构成。
[0067]作为优选，所述硅通孔结构还进一步包含介质层105，所述介电层可以为氧化物层，其厚度于所述反熔丝层的厚度相同。
[0068]为了提高器件的性能，便于控制所述硅通孔结构的导通和不导通，在所述反熔丝层和硅通孔的另一侧均设置一电极，所述电极还与该芯片相邻的芯片相连接。
[0069]所述半导体器件的形成方法为:
[0070]首先提供半导体衬底101，然后在所述半导体衬底上形成介质层105，进一步形成蚀刻停止层，然后图案化所述蚀刻停止层、层间介质层(可忽略)以及部分半导体衬底101，以形成通孔结构，然后在所述半导体衬底101和所述通孔表面依次沉积阻挡层103和衬垫层102，接着选用导电材料或者多晶硅填充所述通孔结构，形成导电层104，然后执行平坦化步骤，得到硅通孔，进而在所述层间介质层上沉积介质层105，并图案化，以露出所述硅通孔，在所述硅通孔上方沉积反熔丝层，以得到所述半导体器件，其中所述方法仅仅为示例性的。
[0071]实施例2
[0072]在该实施例中，所述反熔丝层为ZrO2层-Pt层，其他的均和实施例1相同，在此不再赘述。
[0073]实施例3
[0074]在该实施例中，所述反熔丝层为ZrO2层-Cu层，其他的均和实施例1相同，在此不再赘述。
[0075]实施例4
[0076]在该实施例中，所述反熔丝层为T1层-Cu层，其他的均和实施例1相同，在此不再赘述
[0077]实施例5
[0078]在该实施例中，在该实施例中，所述硅通孔结构包括:
[0079]半导体衬底，其中所述半导体衬底为硅；
[0080]硅通孔，嵌于所述半导体衬底中，该硅通孔选用金属W实现电连接；
[0081]由下向上形成的Cu层-ZrO2层-Cu层的反熔丝层，位于所述硅通孔一侧的上方，所述反熔丝层为夹心结构；
[0082]电极，分别与所述硅通孔和所述反熔丝层连接，控制所述反熔丝层由高阻态到低阻态之间的反复切换，实现所述硅通孔的通路和断路。
[0083]在该实施例中，为了实现所述硅通孔结构由导通-不导通的自由切换，对所述ZrO2层进行掺杂，掺杂的离子为铜离子，其中所述铜离子的掺杂剂量为I X 113原子Cm—2，所述铜离子的掺杂能量为50Kev。
[0084]所述硅通孔包括环绕所述导电层104设置的阻挡层103和衬垫层102，其中，所述阻挡层103厚度为500埃，为上下层反熔丝层的氮化钛TiN和钛Ti。
[0085]所述衬垫层102为绝缘层，其厚度为1500埃，由硬脂酸四乙氧基硅烷(SATEOS)或者四乙氧基硅烷(TEOS)等材料构成。
[0086]作为优选，所述硅通孔结构还进一步包含介质层105，所述介电层可以为氧化物层，其厚度于所述反熔丝层的厚度相同。
[0087]为了提高器件的性能，便于控制所述硅通孔结构的导通和不导通，在所述反熔丝层和硅通孔的另一侧均设置一电极，所述电极还与该芯片相邻的芯片相连接。
[0088]实施例6
[0089]在该实施例中，所述反熔丝层为Pt层-ZrO2层-Pt层，所述掺杂的金属离子为铜离子，其他的均和实施例4相同，在此不再赘述。
[0090]实施例7
[0091]在该实施例中，所述反熔丝层为Cu层-ZrO2层-Pt层，所述掺杂的金属离子为Pt离子，其他的均和实施例4相同，在此不再赘述。
[0092]实施例8
[0093]在该实施例中，所述反熔丝层为Pt层-ZrO2层-Cu层，所述掺杂的金属离子为Ti离子，其他的均和实施例4相同，在此不再赘述。
[0094]实施例9
[0095]在该实施例中，所述反熔丝层为Cu层-ZnO层-Pt层，所述掺杂的金属离子为Pt离子，其他的均和实施例4相同，在此不再赘述。
[0096]在本发明中通过设置所述金属层-高K氧化物层的反熔丝层，实现了所述硅通孔的程序化，通过在电极上施加电压来控制所述硅通孔在不导通(高阻态)到导通(低阻态)之间的反复切，消除了现有技术中一旦导通便不可逆的弊端。
[0097]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种硅通孔结构，包括: 娃通孑L ； 以及与所述硅通孔相连接的反熔丝层； 所述反熔丝层包括高K氧化物层，在施加电压的情况下，其电阻由高阻态转换到低阻态，在不施加电压的情况下，其电阻可由低阻态转换到高阻态。
2.根据权利要求1所述的硅通孔结构，其特征在于，所述硅通孔由内向外依次包括导电层、阻挡层和衬里层。
3.根据权利要求1所述的硅通孔结构，其特征在于，所述高K氧化物层为ZrO2层、T1层、HfOx层、N1层或ZnO层。
4.根据权利要求1所述的硅通孔结构，其特征在于，所述高K氧化物层中掺杂有金属离子。
5.根据权利要求4所述的硅通孔结构，其特征在于，所述金属离子为Au、Cu和/或Ag，以控制所述高K氧化物层中金属离子的浓度和分布。
6.根据权利要求4所述的硅通孔结构，其特征在于，所述金属离子为Ti，以控制所述高K氧化物层中的氧空位。
7.根据权利要求1所述的硅通孔结构，其特征在于，所述反熔丝层还包括位于高K氧化物层上方的第一金属层。
8.根据权利要求7所述的硅通孔结构，其特征在于，所述反熔丝层还包括位于高K氧化物层和所述硅通孔之间的第二金属层。
9.根据权利要求7或8所述的硅通孔结构，其特征在于，所述第一金属层和所述第二金属层包括Pt、Au、Cu、Ti和W中的一种。
10.根据权利要求1或7所述的硅通孔结构，其特征在于，所述反熔丝层为ZrO2层-Pt层或ZrO2层-Cu层。
11.根据权利要求1或8所述的硅通孔结构，其特征在于，所述反熔丝层为Pt层-ZrO2层-Pt层或Pt层_Zr02层-Cu层。
12.根据权利要求4所述的硅通孔结构，其特征在于，所述金属离子的掺杂剂量为I X 111-1 X 113 原子 cm—2。
13.根据权利要求4所述的硅通孔结构，其特征在于，所述金属离子的掺杂能量为1-1OOKev0
14.根据权利要求1所述的硅通孔结构，其特征在于，所述反熔丝层的厚度为20_200nm。
15.一种半导体器件，至少包括权利要求1至14之一所述的硅通孔结构。
16.根据要求15所述的半导体器件，其特征在于，所述半导体器件还包括至少两个电极，分别与所述硅通孔和所述反熔丝层连接，以控制所述反熔丝层在高阻态到低阻态之间的反复切换。
【文档编号】H01L23/528GK104241248SQ201310241943
【公开日】2014年12月24日 申请日期:2013年6月18日 优先权日:2013年6月18日
【发明者】甘正浩 申请人:中芯国际集成电路制造(上海)有限公司